Forum: Mikrocontroller und Digitale Elektronik Schieberegister Delay am Ausgang


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von Flyffi (Gast)


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Halli-Hallo!

Ich versuche gerade Schieberegister zu verstehen..
Dabei läuft alles auf eine Frage hinaus:
Wann reagiert der erste Ausgang auf den Eingang? Also sofort beim Takt 
nach einer kleinen Latenz, oder einen halben Takt später bei der 
fallenden Flanke, oder einen ganzen Takt später bei der nächsten 
steigenden Flanke?

MfG
Flyffi

von Dietrich L. (dietrichl)


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Flyffi schrieb:
> Ich versuche gerade Schieberegister zu verstehen..
> Dabei läuft alles auf eine Frage hinaus:
> Wann reagiert der erste Ausgang auf den Eingang? Also sofort beim Takt
> nach einer kleinen Latenz, oder einen halben Takt später bei der
> fallenden Flanke, oder einen ganzen Takt später bei der nächsten
> steigenden Flanke?

Da musst du ins Datenblatt des verwendeten Schieberegisters schauen. 
Dort ist das beschrieben.

von Stefan ⛄ F. (stefanus)


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> Wann reagiert der erste Ausgang auf den Eingang?

Das kann man nicht pauschal beantworten, weil es tatsächlich beide 
Varianten gibt.

: Bearbeitet durch User
von Route_66 H. (route_66)


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Stefan ⛄ F. schrieb:
> Das kann man nicht pauschal beantworten, weil es tatsächlich beide
> Varianten gibt.

Nein, denn es gibt ja nur eine einzige Variante von Schieberegistern auf 
dieser Welt!

von Wolfgang (Gast)


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Flyffi schrieb:
> Wann reagiert der erste Ausgang auf den Eingang? Also sofort beim Takt
> nach einer kleinen Latenz, ...

Eine kleine Latenz gibt es immer.

Gleichzeitigkeit ist reine Theorie und dazu auch noch eine falsche.

von OldPapa (Gast)


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Und dann gibt es auch noch Latches mit OE

von Flyffi (Gast)


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Danke schon mal.

Also ich muss sagen, es wird mir nicht ganz klar..
Nehmen wir mal das einfache Schieberegister hier:
https://www.ti.com/lit/ds/symlink/cd4015b.pdf

Dort ist die Rede von Master-Slave-DFlops. Sprich Einlesen und Ausgeben 
sollte gegenphasig geschehen. Die Ersatzschaltung sieht auch danach aus.
Aber irgendwie scheint das der angegebenen Wahrheitstabelle zu 
widersprechen..
Kann mir das jemand erklären. Vielleicht habe ich die Ersatzschaltung 
oder die Wahrheitstabelle falsch verstanden?!

von michael_ (Gast)


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Wolfgang schrieb:
> Eine kleine Latenz gibt es immer.

Nein!
Du mußt zwischen synchronen und asynchronischen unterscheiden.

von michael_ (Gast)


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Flyffi schrieb:
> Dort ist die Rede von Master-Slave-DFlops.

Bei D-Flip-Flop ja.

Bei synchronen wird der Ausgang gleichzeitig mit dem Eingang 
freigeschalten.
Gut, ist auch etwas verzögert.
Aber komplizierter und teurer.

von Irgend W. (Firma: egal) (irgendwer)


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Flyffi schrieb:
> Also ich muss sagen, es wird mir nicht ganz klar..
> Nehmen wir mal das einfache Schieberegister hier:
> https://www.ti.com/lit/ds/symlink/cd4015b.pdf

Nimm mal das etwas neuere Exemplar davon:
https://www.ti.com/lit/ds/symlink/cd74hc4015.pdf?HQS=dis-mous-null-mousermode-dsf-pf-null-wwe&ts=1610240035018
Da ist auf Seite 4 und 5 das Timingdiagram etwas besser dargestellt.

Die Frage ist was du denn überhaupt genau haben willst?
Nur mal so als Beispiele was es da so (alleine von TI) alles gibt:
https://www.ti.com/logic-circuit/flip-flop-latch-register/shift-register/products.html
https://www.ti.com/lit/sg/sdyu001ab/sdyu001ab.pdf?ts=1610240528803

von michael_ (Gast)


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Irgend W. schrieb:
> Die Frage ist was du denn überhaupt genau haben willst?

Sicher ist er mit der Frage übefordert.
Aber lernen macht Spaß!

von Aquaman (Gast)


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michael_ schrieb:
> Aber lernen macht Spaß!

Kann aber auch frustrierend sein, wenn man nicht genau weiß was man da 
jetzt eigentlich verstanden hat.

Flyffi schrieb:
> Dort ist die Rede von Master-Slave-DFlops.

von Aquaman (Gast)


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Flyffi schrieb:
> Ich versuche gerade Schieberegister zu verstehen..

An die Thematik kann man nur methodisch herangeführt werden. Alles 
andere macht Dich zum laullenden Idioten.

von Wolfgang (Gast)


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michael_ schrieb:
> Wolfgang schrieb:
>> Eine kleine Latenz gibt es immer.
>
> Nein!
> Du mußt zwischen synchronen und asynchronischen unterscheiden.

Gatterlaufzeiten zwischen Eingangsflanke und Änderung des 
Ausgangszustandes wirst du nicht weg diskutieren können. Mit synchroner 
und asynchronischer Logik hat das nichts zu tun. Das ist eine andere 
Baustelle.

von Stefan ⛄ F. (stefanus)


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Flyffi schrieb:
> Dort ist die Rede von Master-Slave-DFlops. Sprich Einlesen und Ausgeben
> sollte gegenphasig geschehen. Die Ersatzschaltung sieht auch danach aus.
> Aber irgendwie scheint das der angegebenen Wahrheitstabelle zu
> widersprechen..

Ich sehe da keinen Widerspruch. Die jeweils erste Stufe übernimmt das 
Eingangssignal bei Clock=LOW, die zweite Stufe übernimmt das Signal von 
der ersten Stufe bei Clock=HIGH. Die Ausgänge des IC entsprechen den 
Ausgämgen der zweiten Stufe.

: Bearbeitet durch User
von HildeK (Gast)


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Flyffi schrieb:
> Kann mir das jemand erklären. Vielleicht habe ich die Ersatzschaltung
> oder die Wahrheitstabelle falsch verstanden?!

Wenn du auf den 4015 abzielst, dann ist es so, dass eine positive Flanke 
des Taktes nach einer kurzen Laufzeit den D an den Q-Ausgang übergibt. 
Wie du sagtest: sofort, nach einer kleinen Latenz, der 'propagation 
delay time'. Die ist zwar bei der in die Jahre gekommenen Serie relativ 
hoch (bei kleiner Versorgungsspannung über 200-300ns), aber es ist nur 
ein Delay auf Grund der Gatterlaufzeiten. Und ein gewisses Delay ist 
auch notwenig, denn das nächste FF braucht eine Hold-Zeit.
Der 4015 ist ein synchroner Baustein, das geht bei einem Schieberegister 
auch nicht anders: es sollten mit der aktiven Taktflanke ja alle 
Ausgänge sich gleichzeitig ändern! Und das tun sie auch, wenn man von 
den Deltas der Gatterlaufzeiten innerhalb des Bausteins mal absieht.
Man sieht es auch daran, dass alle FF mit dem Takteingang parallel 
verbunden sind.
Ein besseres Bild ist im NXP-Datenblatt zum HEF4015 zu finden. 
https://assets.nexperia.com/documents/data-sheet/HEF4015B.pdf

von Flyffi (Gast)


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Einige Kommentare sind bestimmt der späten Stunde geschuldet gewesen..

@stefanus:
So habe ich mir das auch vorgestellt.

Aber es scheint ja so zu sein, dass es nur einer kleinen Latenz, 
unabhängig von der Taktrate, bedarf, wie hier einige und das Datenblatt 
selbst anmerken.
Und das passt irgendwie nicht zu Master-Slave..
In der Wahrheitstabelle ist auch die Rede davon, dass der Eingang keine 
Rolle spielt bei fallender Flanke und es wird nur von (den relativ 
langen) konstanten Gatterlaufzeiten geredet.

Das Eingangssignal muss, wie es aussieht (t_SU), nicht einen halben Takt 
vorher anliegen, sondern nur ein paar ns.
Aber sogar die angegebene Ersatzschaltung sieht nach Master-Slave aus, 
da die Gates anscheinend sogar gegenphasig vom Clock angesteuert werden.

von Stefan ⛄ F. (stefanus)


Angehängte Dateien:

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Flyffi schrieb:
> Aber es scheint ja so zu sein, dass es nur einer kleinen Latenz,
> unabhängig von der Taktrate, bedarf, wie hier einige und das Datenblatt
> selbst anmerken.

> Und das passt irgendwie nicht zu Master-Slave..

Da stimme ich dir zu. Ich halte diese Aussage auch für falsch. 
Master-Slave Flipflops würden noch funktionieren, wenn die Signale ohne 
Zeitverlust durch ihre Gatter laufen würden.

> In der Wahrheitstabelle ist auch die Rede davon,
> dass der Eingang keine Rolle spielt bei fallender Flanke

Das ist auch richtig so. Master und Slave reagieren nicht auf Flanken, 
sondern auf Pegel. Erst die Verkettung der beiden Stufen bewirkt, dass 
das Gnaze von außen betrachtet Flankengesteuert wirkt.

Der Master übernimmt die Eingangsdaten die ganze Zeit während Clock=LOW 
ist.
Der Slave übernimmt die Daten vom Master die ganze Zeit, während 
Clock=HIGH ist.

Damit das sauber funktioniert, muss der Eingang eine Gewisse Zeit (tsu) 
vor der steigenden Taktflanke stabil sein.

Vergleiche das mit dem angehängten Schaltplan, dass die Innenschaltung 
eines Master-Slave Flipflops zeigt. Im Vergleich zu deinem IC ist dort 
der Clock Eingang invertiert. Der Master übernimmt bei Clock=HIGH und 
der Slave bei Clock=LOW. Das Funtkionsprinzip ist ansonsten gleich.

Siehe  https://www.elektronik-kompendium.de/sites/dig/0210221.htm

: Bearbeitet durch User
von Peter D. (peda)


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Flyffi schrieb:
> Sprich Einlesen und Ausgeben
> sollte gegenphasig geschehen.

Nein, es erfolgt mit der gleichen Flanke, sonst wäre ja ein Kaskadieren 
nicht möglich.
Die Datenhaltezeit ist oft 0, d.h. die Daten dürfen gleichzeitig mit der 
übernehmenden Taktflanke ungültig werden. Der Ausgang wechselt aber erst 
nach der Flanke, d.h. alles in Butter.

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