Forum: FPGA, VHDL & Co. CLK_PERIOD in der Testbench


von Yasin (amin12)


Angehängte Dateien:

Lesenswert?

Hi,

wie kann ich das in der Form von: Clk <= not Clk after Clk_Period;

ausdrücken?

constant CLK_PERIOD: time:= 50 ns

Danke

von Gustl B. (gustl_b)


Lesenswert?

Amin S. schrieb:
> Clk <= not Clk after Clk_Period/2;

von Tobias B. (Firma: www.elpra.de) (ttobsen) Benutzerseite


Lesenswert?

Amin S. schrieb:
> Hi,
>
> wie kann ich das in der Form von: Clk <= not Clk after Clk_Period;
>
> ausdrücken?
>
> constant CLK_PERIOD: time:= 50 ns
>
> Danke

Und den Anfangszustand von clk nicht vergessen. Ich fange gerne mit '1' 
an, dann ist die steigende Flanke im Simulator immer deckungsgleich mit 
einem Vielfachen der Clock Periode auf der x-Achse.

von Duke Scarring (Gast)


Lesenswert?

Amin S. schrieb:
> constant CLK_PERIOD: time:= 50 ns

Wenn man nicht soviel selber rechnen will, schreibt man:
1
constant frequency  : natural := 20_000_000;
2
constant clk_period : time    := (1 sec / frequency);

Duke

Beitrag #6582021 wurde von einem Moderator gelöscht.
Bitte melde dich an um einen Beitrag zu schreiben. Anmeldung ist kostenlos und dauert nur eine Minute.
Bestehender Account
Schon ein Account bei Google/GoogleMail? Keine Anmeldung erforderlich!
Mit Google-Account einloggen
Noch kein Account? Hier anmelden.