1V8 IO an 3V3 LVDS driver

Levelshift Gast #6571015
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Hallo zusammen,

ich habe ein FPGA Baord mit folgenden IO Spannungen am FMC connector:
1.2V, 1.5V, oder 1.8V

Leider habe ich nicht genug LVDS Paare am FMC Stecker, so dass ich 
single ended auf meine Elektronik gehe, um da dann LVDS Treiber 
einzusetzen.

Als LVDS Treiber verwende ich:
SN65LVDS391

Nun ist mir aufgefallen, dass der SN65LVDS391 mindestens 2V als HIGH 
Signal braucht. Das kann ich mit meinen 1V8 also nicht sicherstellen.

In einer App Note von TI finde ich die Lösung mit einem Levelshifter:
https://www.ti.com/lit/an/snla307/snla307.pdf?ts=1612163695484

Soweit so gut.

Was ich mich nun frage:
Eigentlich wollte ich nativ via LVDS aus dem FPGA raus. Da nun der FMC 
aber zu spärlich belegt wurde, muss ich auf externe LVDS Treiber 
ausweichen.
Wenn ich nun auch noch Level Shifter brauche, habe ich ganz schön viel 
"unnützes Zeug" auf der Platine.

Frage:
Gibt es LVDS Treiber, die nativ mit 1V8 zu betreiben sind?
Ich habe keine gefunden mit einem common Mode LVDS Ausgang bei 1.2V.

Gibt es andere "elegante Lösungen", wie ich mir so viele zusätzliche ICs 
sparen kann?
Eine Alternative, um mehr LVDS IOs am FPGA zu bekommen fällt leider 
aus... externe LVDS Treiber sind also erstmal gesetzt.

Vielen Dank!
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Levelshift Gast #6571992
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Clemens L. schrieb:
> Ein LVDS-Empfänger mit konstantem VCC/2 am invertierenden Eingang kann
> Single-Ended-Signale empfangen, und das bis weit unter 1 V.

Das ist eine interessante Idee!

Die maximale diff Eingangsspannung liegt bei
VID Differential Input Voltage (VCM = 0.8V to 3.4V, VDD = 3.45V) max 
2400 mV

Da wäre mal also bei 3V3/2 und 1V8 Input noch safe dabei.

Habe ich die Idee korrekt interpretiert, wie im Bild zu sehen?

1.65V reichen also vielleicht nicht ganz aus.
Aber den IN- kann ich ja mittels Spannungsteiler irgendwo auf 0.9V 
schieben, so dass 0V und 1.8V sicher für 1 und 0 sorgen.

Danke!
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Clemens L. #6572040
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Ich schrieb:
> Ein LVDS-Empfänger mit konstantem VCC/2 am invertierenden Eingang

Damit meinte ich das VCC des digitalen Signals, also 1,8 V / 2 = 0,9 V.

Theoretisch geht irgendeine Spannung zwischen 0,1 V und 1,7 V.

Gustl B. schrieb:
> Welchen Pegel darf man dann am nicht-invertierenden Eingang anlegen?

Common Mode Range steht im jeweiligen Datenblatt. Ein LVDS-Empfänger ist 
eigentlich nur ein Komparator.

Wenn die differentielle Eingangsspannung größer als empfohlen ist, 
könnte das Umschalten langsamer werden.

Levelshift schrieb:
> Habe ich die Idee korrekt interpretiert, wie im Bild zu sehen?

Der Spannungsteiler ist in dieser Schaltung zu schwach, weil der 
eingebaute Terminierungswiderstand sehr viel kleiner ist als 10 kΩ; 
damit bleibt weniger als ±100 mV zwischen IN+ und IN- übrig. Du solltest 
einen Chip ohne eingebaute Terminierung wählen.
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