Verständnisproblem Sigma-Delta in Verilog

[Michael W. (Gast)]

Ich habe ein Problem, den in der Xilinx APP 154 publizerten Code mit dem 
darunter gezeichneten Diagramm in Einklang zu bringen. Ich vermisse da 
die eigentliche Delta-Bildung, also die Rückführung der Differenz, dass 
die Summenzählung auch wieder "rückwaerts" gehen kann und der Ausgang 
schwingt.

Wie ist in dem Zusammnhang die gezeichnete Rückführung (die Zahl mit dem 
Bit 9 und den vielen Nullen) zu verstehen? Steckt da in impliziertes 
Abziehen durch Überläufe oder Interpretation des Vectors als Komplement 
drin?

‘timescale 100 ps / 10 ps
‘define MSBI 7 // Most significant Bit of DAC input
//This is a Delta-Sigma Digital to Analog Converter
module dac(DACout, DACin, Clk, Reset);
output DACout; // This is the average output that feeds low pass filter
reg DACout; // for optimum performance, ensure that this ff is in IOB
input [‘MSBI:0] DACin; // DAC input (excess 2**MSBI)
input Clk;
input Reset;
reg [‘MSBI+2:0] DeltaAdder; // Output of Delta adder
reg [‘MSBI+2:0] SigmaAdder; // Output of Sigma adder
reg [‘MSBI+2:0] SigmaLatch; // Latches output of Sigma adder
reg [‘MSBI+2:0] DeltaB; // B input of Delta adder
always @(SigmaLatch) DeltaB = {SigmaLatch[‘MSBI+2], SigmaLatch[‘MSBI+2]} << (‘MSBI+1);
always @(DACin or DeltaB) DeltaAdder = DACin + DeltaB;
always @(DeltaAdder or SigmaLatch) SigmaAdder = DeltaAdder + SigmaLatch;
always @(posedge Clk or posedge Reset)
begin
if(Reset)
begin
SigmaLatch <= #1 1’bl << (‘MSBI+1);
DACout <= #1 1‘b0;
end
else
begin
SigmaLatch <== #1 SigmaAdder;
DACout <= #1 SigmaLatch[‘MSBI+2];
end
end
endmodule

[Dussel (Gast)]

Die Rückführung hast du doch in

always @(DACin or DeltaB) DeltaAdder = DACin + DeltaB;
always @(DeltaAdder or SigmaLatch) SigmaAdder = DeltaAdder + SigmaLatch;

DeltaB und SigmaLatch werden von hinten nach vorne geführt.

M. W. schrieb:
> Wie ist in dem Zusammnhang die gezeichnete Rückführung (die Zahl mit dem
> Bit 9 und den vielen Nullen) zu verstehen? Steckt da in impliziertes
> Abziehen durch Überläufe oder Interpretation des Vectors als Komplement
> drin?
Als reine Vermutung würde ich äußern, dass da die Integralbildung 
drinsteckt. Die unteren Bits werden ignoriert und erst wenn so viel 
aufsummiert ist, dass die obersten Bit(s) sich ändern, wird das auf den 
Eingang zurückgeführt.

[Michael W. (Gast)]

Irgendwie blicke ich aber nicht durch, wo und wie dort ein negativer 
Wert entsteht, der dazu führen kann, dass das Integral auch wieder 
abbnimmt. Nach  meinen bescheidenen Kenntnissen braucht es eine 
Differenzbildung in beide Richtungen, um zu entscheiden, ob das Integral 
infolge des DAC-Wertes "high" zu gross geworden ist oder ob es infolge 
des Ausgangswertes "low" zu klein geworden ist, im Vergleich zum Soll. 
Das ist ja eine Regelung.

Ehrlich gesagt, blicke ich auch beim Verilog nicht durch.

[Achim S. (Gast)]

Markus W. schrieb:
> Irgendwie blicke ich aber nicht durch, wo und wie dort ein negativer
> Wert entsteht, der dazu führen kann,

wenn L(9) den Wert 1 hat und auf die höchste Stelle kopiert wird, dann 
ist das ein negativer Wert. DeltaB ist also entweder Null oder negativ 
(im Zweierkomplement)

[Michael W. (Gast)]

Das stimmt, aber das kam mir spanisch vor, weil es nur ein Bit ist, 
welches rückgeführt wird. Ich werde das mal durchsimulieren, denke ich.