RISC V assembler

[chris_ (Gast)]

Ist das hier das minimalste Instruction Set der kleinsten RISC V CPU ?

https://6004.mit.edu/web/_static/test/resources/references/6004_isa_reference.pdf

[Christopher J. (christopher_j23)]

chris_ schrieb:
> Ist das hier das minimalste Instruction Set der kleinsten RISC V CPU ?

Jein. In dem PDF wird explizit RV32I erwähnt, was prinzipiell die 
kleinste RISC-V ISA darstellt (identisch mit RV32E). Der Unterschied ist 
der, das RV32E (E wie embedded) nur halb so viele Register hat wie RV32I 
(16 vs 32). Mit RV32E lassen sich also prinzipiell kleinere Prozessoren 
bauen.

[Alex P. (ra_p)]

mit gcc kann man auch den rv32e als target wählen

[chris_ (Gast)]

Es gibt auch einen Online-Assembler, mit dem man ein wenig 
experimentieren kann:

https://www.cs.cornell.edu/courses/cs3410/2019sp/riscv/interpreter/

Hier noch eine Sammlung einiger FPGA-Umsetzungen:
Beitrag "RISC V minmal CPU"