https://www.xilinx.com/an/cop/cost-optimized-portfolio.html Mit dabei sind: Artix Ultrascale+ AU10P bis AU25P https://www.xilinx.com/products/silicon-devices/fpga/artix-ultrascale-plus.html PDF: https://www.xilinx.com/support/documentation/selection-guides/ultrascale-plus-fpga-product-selection-guide.pdf Zynq Ultrascale+ ZU1 bis ZU3 https://www.xilinx.com/products/silicon-devices/soc/zynq-ultrascale-mpsoc.html PDF: https://www.xilinx.com/support/documentation/selection-guides/zynq-ultrascale-plus-product-selection-guide.pdf Ist das was für Bastler? Naja, die Eckdaten sind schon schick, kleinere Packages sind nicht bastelfreundlich, mehr GTH/GTY ist fein, leider gibt es keine 3.3 V HR Bänke mehr sondern für 3.3 V nur noch HD die keine SerDes haben. Es gibt mehr BRAM und DSPs.
Der preiswerteste Xilinx-SoC, der bei digikey grad zu finden ist, kostet 38€ (ohne Mehrwertsteuer) als Einzelkämpfer: XC7Z007S-1CLG225C https://www.digikey.de/product-detail/de/xilinx-inc/XC7Z007S-1CLG225C/122-2002-ND/6593125
Die Artix Ultrascale+ koennen MIPI bis 2500Mbps pro Lane. Das riecht danach, als wollen sie den Lattice Crosslinks Konkurenz machen. Muesste man mal wissen was die Teile im 1000er Pack kosten.
Das kleinste Artix Ultrascale wäre mit dem aktuellen A100T vergleichbar, dürfte eher nicht weniger kosten würde ich vermuten. Beim ZU1 ists auch weit weg vom aktuell günstigsten Zynq, ist nicht sooo viel kleiner als der aktuell schon verfügbare ZU2 und der liegt über 200€ in Einzelstückzahlen. Würde mir da keine Hoffnungen machen, dass das Teil unter 100€ liegt.
User32 schrieb: > Das kleinste Artix Ultrascale wäre mit dem aktuellen A100T vergleichbar, > dürfte eher nicht weniger kosten würde ich vermuten. Oh ja, der kleisnte hat ja immer noch 96k Zellen. Damit werden die Teile sicher nicht den Crosslink low-cost MIPI Markt uebernehmen. Aber immerhin gibt es jetzt mal eine Artix Serie die nativ MIPI bis 2.5 Gbps kann. Die Ultrascale+ Serie wird im 16nm Prozess gefertigt, daher hat man zwangslaeufig relativ viele Logikzellen, da die Chipflaeche allein shcon fuers IO Bonding relativ gross sein muss (grad bei den MGTs hat Xilinx da wenig Spielraum). Daher hab ich noch ein klein bisschen Hoffnung dass die Teile vll nicht unbedingt preislich beim 100T liegen, sondern vielleicht eher zwischem 50T und 75T. Weiss da jemand schon was wo die preislich liegen sollen?
Der AU10P hat 228 I/Os und 12 GTH Transceiver, der A50T hat 250 I/Os und 4 GTPs. 3x mehr Tranceiver, das kann nur teurer sein. A75T und A100T haben das gleiche Die, beide 8 GTPs und 300 I/O, seitens der Chipfläche kann das eher hinkommen. Es könnte sein, dass sich AU10P und AU15P (sowie AU20P + AU25P) ebenfalls ein Die teilen. I/Os und Transceiver und CMTs sowie das Chipscale Package identisch...
Habe ich folgendes richtig verstanden: Die neuen Zynq US+ verwenden im PL-Teil einen Artix wobei die älteren und größeren Zynq US+ einen Kintex verwenden?
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Bearbeitet durch User
User32 schrieb: > A75T und A100T haben das gleiche Die, beide 8 GTPs und 300 I/O, seitens > der Chipfläche kann das eher hinkommen. Wie muß man sich 'das gleiche Die' vorstellen? Werden die nur zusammen auf dem selben Waver produziert oder ist der A75T eigentlich ein A100T, bei dem ein paar Logikzellen deaktiviert sind, um die Ausbeute zu erhöhen oder um mehr Varianten anbieten zu können? Duke
Duke Scarring schrieb: > oder ist der > A75T eigentlich ein A100T, bei dem ein paar Logikzellen deaktiviert > sind, Genau dieses. Aber die werden auch deaktiviert wenn sie funktionieren. Sonst gäbe es den A75T vermutlich auch gar nicht, weil Maskensatz extra dafür zu teuer. Weitere Merkmale: Bitstream gleich groß, Floorplan identisch. Das machen auch andere so. Bei Lattice habe ich z.B. mal gelesen, dass man in Varianten mit gleichem Die einen Bitstream einer anderen Chip Variante mit manipulierter ID reinladen kann und das läuft. Ist aber natürlich nicht garantiert, dass das mit jedem Chip ordentlich funktioniert. Support darf man dafür auch eher nicht erwarten ;)
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