LVDS ohne Abschlusswiderstand testen

noob schrieb:
> SN65LVDS

Das ist eine ganze Baureihe von Bausteinen.

> Wenn ich diesen mit 3.3V Spannung versorge, habe ich am Ausgange 0V (P)
> und 3.2V (N), was mir seltsam erscheint, bei einem Low Signal am
> Eingang.

Das passt doch bei offenen Ausgängen.

> Die LVDS Signale gehen auf einen Steckverbinder und haben noch keine
> Gegenstelle, also auch keinen 100 Ohm Abschluss.

Dann hast Du doch schon die Lösung gefunden. Bei vorhandenem Abschluss 
bricht die o.a. Spannung auf die spezifikationsformen paar hundert 
Millivolt ein.

> So richtig ist mir nicht klar, welche Erwartungen ich haben müsste, wenn
> beide Ausgänge offen sind.

Zueinander komplementäre Spannungen mit viel zu hohen Pegeln.

> Vier dieser ICs ziehen aktuell im Bereich 120mA bei 3.3V.
> Laut Datenblatt ist der Stromverbraucht so 20mA mit 100 Ohm Last.
> Auch das erscheint mir etwas hoch für "floating" Ausgänge.

Schaltplan, detaillierte Fotos vom Aufbau, genaue Typenbezeichnungen.

noob schrieb:
> wenn man das Endgerät nicht direkt zerstören will.
Warum? Ist was kaputt gegangen?

Das wäre namlich ein echt schlecht designter Empfänger, wenn der ohne 
Terminierung gleich kaputtgehen würde. Immerhin könnte ja auch mal eine 
hochohmige kalte Lötstelle den Terminierungswiderstand "abklemmen"...

noob schrieb:
> Notiz an mich: LVDS immer mit Test-Terminierung testen, wenn man das
> Endgerät nicht direkt zerstören will.

Behalte diese Weisheit besser für Dich. Es wird nichts zerstört, aber 
richtig funktionieren wird es wohl auch nicht.

Übrigens, hast Du Dir das Datenblatt des SN65LVDS mal richtig 
angeschaut? TI hat dort noch jede Menge sehr nützlicher Hinweise zu LVDS 
aufgeführt. Das ist schon eher ein Kompendium.
mfg klaus