Hallo zusammen,
im Intel Timing Analyzer und sicherlich auch äquivalent bei Xilinx kann
man die Delays von verschiedenen Pfaden bei verschiedenen Temperaturen
und Geschwindigkeiten ("Fast" und "Slow") erzeugen lassen. Mich würde
mal interessieren ob die Abweichungen bei den Delays in der realität
tatsächlich so groß sind, oder ob das nur absolut oberen und unteren
Limits sind. Habt ihr da Erfahrung wie stark die Abweichungen in ein und
demselben Design etwa sind? Machen ein paar Millivolt in der
Versorgungsspannung, ein paar Grad Temperatur und unterschiedliche Chips
des gleichen Typs tatsächlich Abweichungen von etwa einem Faktor 2 bei
den Delays?
Schöne Grüße,
grtu
Gast
#6652759
Servus, ja, wir haben tatsächlich bei Xilinx bei IOs bei verschiedenen Chip schon delay im > 1 ns gemessen. Die Messungen waren aber innerhalb der Angaben des Datenblatts. Auch war ein deutlicher Unterschied zwischen "fast" und "slow" bei den IO Settings erkennbar. Das sollte man bei einem kritischen Design auf jeden Fall im Hinterkopf behalten.
Fast und Slow kenne ich bisher nur von den IOs, da kann man auch eine Treiberstärke mitgeben. Das macht auch wirklich einen Unterschied. Ich hatte mal ein schlecht geroutetes SPI da waren mit den Default Einstellungen deutliche Überschwingen, die konnte ich so weg bekommen.
A. G. schrieb: > Machen ein paar Millivolt in der > Versorgungsspannung Ich habe neulich ein Paper über einen TDC (Time-to-Digital converter) im FPGA gelesen, da wurde von einem jitter von +-200ps berichtet, der zu 90% durch einen Ripple von 10mV auf der 1.2V Versorgungspannung verursacht wurde. Mit einer besseren Versorgungsspannung waren es dann +-20ps. Man benutzt für TDCs gerne (lange) ungetaktete Carry-Chains, also rohe Gatter- und Verbindungslaufzeiten. Dadurch werden diese Effekte direkt in der Applikation sichtbar.
Gast
#6653023
A. G. schrieb: > Machen ein paar Millivolt in der > Versorgungsspannung, ein paar Grad Temperatur und unterschiedliche Chips > des gleichen Typs tatsächlich Abweichungen von etwa einem Faktor 2 bei > den Delays? Die Angaben beziehen sich auf den gesamten erlaubten Betriebsbereich (Spannung, Temperatur) und Intel sich selbst zugestehende Fertigungstoleranzen. Insbesondere die Temperatur hat einen massiven Einfluss. Genau gemessen haben wir es noch nicht aber wir hatten schon (schlechte) Designs die nicht den kompletten Temperaturbereich geschafft haben als auch Designs die mit einer neuen Charge plötzlich nicht mehr liefen. Daher sind korrekte Timingconstraints auch das A & O.
Ah, gut zu wissen. Dann werde ich wohl doch mal ein paar empirische Tests machen müssen. Vielen Dank! :)
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