Bin am überlegen, mir eines der beiden Boards zuzulegen. Bei welchem der Boards ist wohl die Chance höher, Interessenten für den Nachbau eines eigenen Projekts zu finden, welches ist wohl weiter verbreitet? Beim DE10-Lite sehe ich ein Problem mit der Stromversorgung, weil man ein schwer zu beschaffendes 5.4-Volt-Netzgerät braucht, um die 5-Volt-Versorgung vom USB-Anschluss zuverlässig zu entlasten. Für das Accelerometer des DE10-Lite habe ich keine Verwendung. Das DE0-CV hat einen PS2-Anschluss und einen SD-Karten-Slot (leider micro), beim DE10-Lite müsste man da etwas basteln. Spräche also mehr für das DE0-CV. Aber ich habe den Verdacht, dass es nicht so verbreitet ist wie das DE10-Lite. Ist das so?
Ich habe beide Boards nicht. Und nun? Was auch immer du für ein Projekt hast: Implementiere es erstmal. Anpassen an andere FPGA-Boards ist i.d.R. unkritisch, wenn man die Funktion weitestgehend von den speziellen Board- bzw. FPGA-Eigenschaften entkoppelt. Duke
Josef schrieb: > Bin am überlegen, mir eines der beiden Boards zuzulegen. Bei welchem > der Boards ist wohl die Chance höher, Interessenten für den Nachbau > eines eigenen Projekts zu finden, welches ist wohl weiter verbreitet? Wenn es ein Board mit Intel / Altera FPGA sein soll, dass einen größeren Verbreitungsgrad hat, dann würde ich das Terasic DE10-Nano empfehlen. Dieses Board wird nämlich auch beim MiSTer-Projekt (https://github.com/MiSTer-devel/Main_MiSTer) eingesetzt. Daher sollten dieses Board schon einige besitzen.
!!!! Neuer Beitrag in altem Thread !!!! > Was auch immer du für ein Projekt hast: Habe mal den Thread nach vorne geholt, weil das DE0-CV im Titel steht. Es geht um das Projekt "8bit-Computing mit FPGA" in der Rubrik Projekte & Code. Dort ist es das einzige FPGA-Projekt, und meine Frage, wer ein DE0-CV hat, blieb unbeantwortet. Von den FPGA-Boards, für welche eine Realisierung des Projekts existiert, sind nur noch das DE0-CV und das DE0-nano aktuell. Beim DE0-nano müsste man einiges basteln. Beim DE0-CV braucht man lediglich eine PS2-Tastatur mit neuer Beschriftung. Aus der Sicht von FPGA-Fachleuten hat das Projekt Qualitätsmängel. Da sind die fehlenden Timing-Constraints und die Takterzeugung durch Teiler-Flipflops. Jeder Takt wird aber über ein Taktnetz verteilt. Ein weiterer Kritikpunkt waren die zwei Takteingänge der CPU. Man kann aber beide an denselben Takt anschließen. An der CPU mag man die fehlenden Interrupts kritisieren. Aber das Gesamt-Projekt zeigt, dass man damit dennoch einiges machen kann. Laut Aussage eines anderen Forennutzers kam sogar das klassische Betriebssystem CPM ohne Interrupts aus. Falls jemand ein DE0-CV hat, meldet euch doch im Thread in Projekte & Code. Alle Links sind zu finden auf meiner Benutzerseite.
Josef G. schrieb: > Falls jemand ein DE0-CV hat, Niemand? Oder hat hier jemand zwar ein DE0-CV, findet aber das Projekt uninteressant?
Josef G. schrieb: > Oder hat hier jemand zwar ein DE0-CV, Kann sein. > findet aber das Projekt uninteressant? Die Wahrscheinlichkeit liegt bei 99,314%!
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