externes Rechtecksignal über PLL-IP-Core

PLL schrieb:
> Macht man sowas üblicherweise oder
> verwendet man die PLL-Cores nur für "saubere" Quarz-Signale?
Kann man schon machen. Mit 4 MHz dürftest Du unter dem zulässigen 
Minimum liegen.

Wie machst Du die Glättung und wie generierst Du Dein Ausgangssignal?

> Leider kommt es hierbei immer wieder zu
> Timing-Problemen im PLL-Modul.
Wo und wie genau äußert sich das Problem?

Duke

Dies hier

PLL schrieb:
> Nun habe ich eine selbst geschriebene "PLL" im FPGA, die mir das etwas glättet

widerspricht dem hier:

PLL schrieb:
> durch einen
> professionellen IP-Core (ALTPLL von Altera/Intel) schickt, um die
> Glättung der Frequenz zu realisieren.

denn:

Du möchtest zwischen 3 und 5 MHz verwenden, daher kannst du keine PLL 
nehmen. Diese unterstellen eine weitgehend konstante Frequenz und locken 
sich nur auf die Phase. Daher heisst es ja PLL. Bei derartigen 
Schwankungen würde die Varianz mehrere Phasen ausmachen.

Was du brauchst, ist ein Frequenzsynthesizer, der ausgehend von einer 
runtergeteilten Frequenz, z.B. einem 10tel des Eingangs das 10fache 
macht.

Also:

Die letzten 10 Takte am Eingang messen
Periode träge (=gefiltert) aktualisieren
Ein 10tel der Periode ausrechnen
Impuls erzeugen
Aktualisierung mit jeder Eingangsflanke
daher 10 Schaltungszustände / -Teile nötig.
Impulse verodern
Gesamtimpuls auf PLL geben.
PLL -Setting permanent aktualisieren, damit sie "weiss" was reinkommt.

Eine normale PLL im FPGA kann das alleine nicht. Der machbare Jitter 
beträgt so rund 1/4 Taktperioden für hohe Frequenzen.