Eagle: Leiterzüge an Power MOSFET

[Jörg H. (joh)]

Hallo,

ich habe für den 4NO6L12 kein device gefunden und deshalb selbst eines 
angelegt. Zum Kühlen habe ich ein paar Durchkontaktierungen bei Drain 
und Source gemacht. diese werden allerdings vom DRC jetzt als overlaps 
gemeldet.
Gibt es dafür eine bessere Lösung?

VG
joh

[Mucky F. (Gast)]

Wenn ich mich Recht erinnere müssen die vias den Namen des Signals 
bekommen.

[Jörg H. (joh)]

Mucky F. schrieb:
> Wenn ich mich Recht erinnere müssen die vias den Namen des Signals
> bekommen.

die MOSFETs werden aber teilw. an verschiedene Signale angeschlossen, 
z.B. als high sider oder als low sider. Dann müsste also im Extremfall 
für jede Anwendung ein eigenes device erstellt werden?

[Falk B. (falk)]

Jörg H. schrieb:
> Mucky F. schrieb:
>> Wenn ich mich Recht erinnere müssen die vias den Namen des Signals
>> bekommen.
>
> die MOSFETs werden aber teilw. an verschiedene Signale angeschlossen,
> z.B. als high sider oder als low sider. Dann müsste also im Extremfall
> für jede Anwendung ein eigenes device erstellt werden?

Unsinn!

Man kann die VIAs in das Package das Bauteils legen, dann muss man dort 
aber alle Pads mittels APPEND auf ein Pin im Symbol verbinden. Siehe 
Handbuch "8.4 Connect – Mehrfachverbindungen"

Man kann aber auch die VIAs im Layout setzen, dann muss man ihnen mit 
NAME den Namen des DRAIN-Signals geben. Das gibt dann aber trotzdem 
DRC-Fehler, welch VIAs in einem SMD-Pad liegen. Die kann man ggf. 
ignorieren bzw. billigen.

[Möwe (Gast)]

Abgesehen von der eigentlichen Frage, würde ich stark empfehlen im 
oberen Polygon (Von C6 nach Q3) die Thermals auszuschalten. Die 
Kupferfläche ist auch nicht so riesig, als dass diese unbedingt 
gebraucht würden.

Gruß
Möwe

[Andreas (Gast)]

Jörg H. schrieb:
> Hallo,
>
> ich habe für den 4NO6L12 kein device gefunden und deshalb selbst eines
> angelegt. Zum Kühlen habe ich ein paar Durchkontaktierungen bei Drain
> und Source gemacht. diese werden allerdings vom DRC jetzt als overlaps
> gemeldet.
> Gibt es dafür eine bessere Lösung?
>
> VG
> joh

Poste .brd und .sch

[Tom (Gast)]

So wie du das angelegt hast läuft dir beim Reflow-Löten ein großer Teil 
des Lötzinns durch die Vias nach unten ab. Abgesehen davon sind 8-eckige 
Vias eher unüblich, aber das sieht man in diesem Fall ja nachher nicht 
mehr.

Gruß
Tom

[Jörg H. (joh)]

Falk B. schrieb:
> Jörg H. schrieb:
>> Mucky F. schrieb:
>>> Wenn ich mich Recht erinnere müssen die vias den Namen des Signals
>>> bekommen.
>>
>> die MOSFETs werden aber teilw. an verschiedene Signale angeschlossen,
>> z.B. als high sider oder als low sider. Dann müsste also im Extremfall
>> für jede Anwendung ein eigenes device erstellt werden?
>
> Unsinn!
>
> Man kann die VIAs in das Package das Bauteils legen, dann muss man dort
> aber alle Pads mittels APPEND auf ein Pin im Symbol verbinden. Siehe
> Handbuch "8.4 Connect – Mehrfachverbindungen"

Danke. Ja das war auch schon so geschehen (siehe angeh. lib.) Der Fehler 
war wohl, daß die bottom Seite am drain ein rectangle und kein Polygon 
war.

[Jörg H. (joh)]

Möwe schrieb:
> Abgesehen von der eigentlichen Frage, würde ich stark empfehlen im
> oberen Polygon (Von C6 nach Q3) die Thermals auszuschalten. Die
> Kupferfläche ist auch nicht so riesig, als dass diese unbedingt
> gebraucht würden.

ist berichtigt, war nur noch im Foto so, sorry.