VHDL - ModelSim Warning: NUMERIC_STD.TO_SIGNED: vector truncated

[Christian (Gast)]

cram_data : IN signed (17 downto 0);
cram_data <= to_signed(16#31415#, cram_data'length);

Diese Zeilen ergeben die folgende (korrekte) Warnung vom vsim:

Warning: NUMERIC_STD.TO_SIGNED: vector truncated

Das macht das Tool vmtl., weil die 5-stellige Integer Zahl als 20-bit 
(5x4-bit) Zahl interpretiert wird, sie aber einer 18-Bit Zahl zugewiesen 
wird.

Ich würde diese Warnung gerne verhindern, habe aber keine Idee wie ohne 
die Konstanten z.B. ins binär Format zu übersetzen.

Gibt es dazu eine Lösungsidee?

Es handelt sich hier um eine große Anzahl von Konstanten die in ein RAM 
geschrieben werden...

[einfach (Gast)]

...

  SIGNAL cram_data_20bit : SIGNED(19 DOWNTO 0);

...

  cram_data_20bit <= to_signed(16#31415#, cram_data_20bit'LENGTH);

  cram_data       <= cram_data_20bit(cram_data'RANGE);

[Christian (Gast)]

Funktioniert super, Danke!

[Christian (Gast)]

(habe natürlich eine variable und kein Signal genommen)

[Testuser (Gast)]

Christian schrieb:
> (habe natürlich eine variable und kein Signal genommen)

ARGH! Hoffentlich aus gutem Grund.

[Tippgeber (Gast)]

Testuser schrieb:
> ARGH! Hoffentlich aus gutem Grund.

Macht an der Stelle kein Problem. Im Gegenteil: da das "signed20" nur 
ein Hilfskonstrukt ist, braucht es kein Signal.

@TE das ganze geht sauber auch gut mit "resize" ausgehend vom voll 
belegten Vektor.

[Blechbieger (Gast)]

In VHDL-2008 sollte auch

cram_data <= signed(18x“31415“);

oder so ähnlich gehen.

https://www.doulos.com/knowhow/vhdl/vhdl-2008-easier-to-use/#bistring