Vivado listet Arty A7 100T nicht

Also ich habe hier auch ein Arty A7, habe aber bisher nicht versucht ein 
Projekt direkt für ihn zu erstellen.

Man kann ja auch einfach den Chip angeben...

Vivado 2020.3 unterstützt nur die Versal-Familie, d.h. du brauchst eine 
andere (neuer oder älter).

Zusätzlich ist vermutlich das Arty-Z7 nicht direkt als Board-File dabei, 
die findet man für Digilent-Boards hier: 
https://github.com/Digilent/vivado-boards

Maximilian S. schrieb:

> ich habe seit gestern mein Arty A7 100T und habe direkt Xilinx Vivado
> installiert.
> Beim erstellen eines neuen Projekts listet er mein Arty A7 100 nicht.

Ist mir mal beim Zybo passiert, bei der Installation von neueren Vivado 
ist eben nicht unbedingt das boardfile für ältere boards dabei. Und auch 
das 'Format' des Boardfiles ändert sich.


> Ich habe die Board Files direkt in das Installationsverzeichnis kopiert.
> Auch ein herunterladen der Board Files über den Button Boards Updaten
> lässt das Arty nicht erscheinen.
 Da ne Anleitung wie man ältere Boards auf Vivados ab 2015 installiert:
https://reference.digilentinc.com/software/vivado/board-files

Maximilian S. schrieb:

> Ich werde gleich die Installation nochmal runterschmeißen und eine
> ältere Version installieren.

Alternativ kann man des fertige Board auch wie ein selbst gebautes Board 
einzeln 'per Hand' eintragen.

Hab ich mal für den 'FPGA-Teil' des Zybos gemacht also die 
IO-Constraints/Pining und ne Top-entity als Textdatei erstellt und in 
der Toolchain eingebunden. Die nötigen Infos dafür entnimmt man dem 
schematic, oft werden die einzelnen Dateien auch mitgeliefert. Da das 
Pining, eventuell muss man das Relevante noch einkommentieren: 
https://github.com/Digilent/digilent-xdc/blob/master/Arty-A7-100-Master.xdc

Ist zwar ne steilere Lernkurve, aber wenn man eigene Boards als Ziel hat 
um nicht immer auf Evalboards angewiesen zu sein, wird man das 
irgendwann selbst machen müßen.

Peter schrieb:
> Vivado 2020.3 unterstützt nur die Versal-Familie, d.h. du brauchst eine
> andere (neuer oder älter).

Wie bitte? Warum unterstützen die die Artix nicht? Was ist mit Kintex?

Weltbester FPGA-Pongo schrieb im Beitrag #6747029:
> Peter schrieb:
>> Vivado 2020.3 unterstützt nur die Versal-Familie, d.h. du brauchst eine
>> andere (neuer oder älter).
>
> Wie bitte? Warum unterstützen die die Artix nicht? Was ist mit Kintex?

https://www.xilinx.com/support/answers/76307.html

Diese Partikuläre Version unterstützt lt. Hersteller wirklich nur eine 
kleine Auswahl an Typen (XCVC1902, XCVC1802, XCVM1802).

Für alle anderen devices wird die Vorgängerversion 2020.2 empfohlen.

Bei der derzeit letzten Version 2021.1 sieht es ähnlich aus:
https://www.xilinx.com/products/design-tools/vivado/vivado-whats-new.html#2021_1

Fpgakuechle K. schrieb:
> Bei der derzeit letzten Version 2021.1 sieht es ähnlich aus:
> https://www.xilinx.com/products/design-tools/vivado/vivado-whats-new.html#2021_1

Nein, wenn man sich das Zeug zu Vivado 2021 durchliest sieht man da auch 
andere FPGA Familien. Die Versal sind eben neu dazugekommen.

im UG973 v2021.1 (Release Notes, Installation, and Licensing) ist der 
Artix aufgeführt.

Es gibt noch zwei verschiedene Ausführungen der Vivado-Version:

ML Standard Version:
* Artix: XC7A12T, XC7A15T, XC7A25T, XC7A35T, XC7A50T, XC7A75T, XC7A100T, 
XC7A200T
* Virtex-7: none

ML Enterprise Version:
* Artix-7: all
* Virtex-7: all

Testuser schrieb:

> Nein, wenn man sich das Zeug zu Vivado 2021 durchliest sieht man da auch
> andere FPGA Familien. Die Versal sind eben neu dazugekommen.

Stimmt, da habe ich von den Angaben im Downloadcenter(siehe Anhänge) 
täuschen lassen, Da schaut es aus, als hätte sich bei den supported 
devices nicht getan zu 2021.01 .

Zuletzt habe ich viel mit Altera/intel arbeiten müßen, da ist es üblich 
supported devices im Extra Paket nach zu intsallieren.

Fpgakuechle K. schrieb:
> Zuletzt habe ich viel mit Altera/intel arbeiten müßen, da ist es üblich
> supported devices im Extra Paket nach zu intsallieren.
Das finde ich auch sinnvoll.

Bei mir sind es i.d.R. ein oder zwei IC-Familien, die hier jeweils 
verwendet werden, aber man muß sich bei Xilinx GB-weise die Platte mit 
unnützen Dateien füllen.

Duke

Duke Scarring schrieb:
> ber man muß sich bei Xilinx GB-weise die Platte mit
> unnützen Dateien füllen.

das wäre ja noch kein Problem, wenn sie nicht in allen Verzeichnissen 
immer mal wieder Doubletten haben würden. Sucht mal eure Platte nach 
Doubletten bei mehreren Installationen. Der Rekord war in der Tat 8x 
(acht !) dieselbe Verilog Datei in 3 verschiedenen Installationen ( 
Updates !).

Ein riesiger Haufen Datenmüll!

Und das eigentliche Üble dabei ist, dass man das auch alles runterladen 
muss!!!!

Man darf davon ausgehen, dass Xilinx mit dem Platz in den FPGAs ebenso 
schlampig umgeht und man deshalb immer größere Siliziumflächen 
verbraucht, damit der Kunde schöne zahlt!