Hallo, ich brauche mal eure Hilfe bzw. Erfahrungsberichte. Ich möchte eine 4 lagige Platine bei JLCPCB fertigen lassen. Das Layout ist ansich kein Problem. Jedoch sorgt der Chipmangel dafür, dass der SDRAM, den ich darauf anbringen will nicht mehr im TSSOP Gehäuse verfügbar ist. Ich möchte einen IS42S16400J (https://www.mouser.de/datasheet/2/198/42-45S16400J-258565.pdf) im 54-Ball BGA Gehäuse einlayouten. Diesen habe ich bereits. Der BGA weist folgende Merkmale auf: - 0.8 mm Pitch - 0.45 mm Ball-Durchmesser JLCPCB behauptet, dass ein BGA kein Problem sei. Allerding komme ich mit den Designrules, die sie angeben nicht zurecht. https://jlcpcb.com/capabilities/Capabilities Sie geben für ihren 4-Lagen Prozess folgendes an: - Min BGA Pad Dimensions: 0.25 mm -> Okay - Min Distance between BGA: 0.127mm -> Okay Aber ab hier wird es jetzt kniffelig für mich: - Min. drill size is 0.20mm. - For Multi Layer PCB, the minimum via diameter is 0.4mm. - Pad to track clearance: 0.2mm Mit einer CLearance von 0.2 mm (sieh Bild im Anhang), komme ich zwischen den balls gar nicht durch. Die dünnen roten Kreise stellen die Clearance um das Pad dar. Ich müsste also ein VIA setzen. Das habe ich ebenfalls versucht. Zu sehen sind 0.4mm Vias mit 0.2 mm Bohrung. Diese passen aber auch nicht zwischen die Balls, ohne dass die Bohrung unter dem Ball liegt. Ich bin mir ziemlich sicher, dass ich die Angaben von JLC einfach nur nicht richtig deute bzw. diese einfach schlecht sind. Hat jemand mit 0.8 mm Pitch BGA + JLCPCB Erfahrung? Geht es überhaupt? Wenn ja, wie sollte ich meine Designrules wählen. Kommentare, wie "Bestell einfach in nem richtigen Laden, der dir auch richtigen Support gibt und korrekte Angaben hat" sind zwar berechtigt, aber es ist für mich preislich uninteressant für ein Schlechtwetter-Hobbyprojekt auf einen deutschen Platinenhersteller zu gehen. Vielen Dank
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Die BGA-Pad dimensions mit 0,25mm scheinen mir recht klein zu sein. Mach mal für diesen BGA ein Ball-Pad von 0,35mm Durchmesser. Ich nehme an, du willst den BGA selbst draufbruzzeln. So kannst Du die erste Ball-Reihe ohne Via herausfädeln, und bei Bedarf in einiger Entfernung Vias setzen. Wenn Du unbedingt die erste und zweite Ball-Reihe ohne Vias routen willst, brauchst Du das so: Ball-Pad 0,25mm Durchmesser 0,2mm Isolation 0,15mm Leiterbahn 0,2mm Isolation Ball-Pad 0,25mm Durchmesser (Dann ergibt sich bei einem Pitch von 0,8mm ein Ball-Pad von 0,25mm.) Tatsächlich kannst Du Vias setzen, 0,4mm Durchmesser und 0,2mm Bohrung ginge wohl. Auf den Innenlagen kann man feiner werden, mit 5mil (0,127mm) wäre eine Konstellation mit diesem feinen Via und jeweils einer Leiterbahn dazwischen denkbar. Bei 0,8mm Pitch ergäbe sich dann ein Via mit 16mil (0,4064mm) Durchmesser und 8mil (0,2032mm) Bohrung. Oder metrisch gerundet eben die 0,4mm Via-Pad und 0,2mm Bohrung. Dann geht immer noch eine Leiterbahn mit 5mil (0,127mm) mittig mit 5mil (0,127mm) Isolation zwischen den Vias.
PS: Bei 0,45mm Ball-Durchmesser macht man eigentlich 0,35mm Ball-Pad auf der Platine. Dazu dann dieses feine 0,4mm-Via, dann passt das.
Der müde Joe schrieb: > Die BGA-Pad dimensions mit 0,25mm scheinen mir recht klein zu sein. Das war auch nur die minimale Grenze. Der abgebildete Footprint hat 0.4 mm Pads. Der müde Joe schrieb: > PS: Bei 0,45mm Ball-Durchmesser macht man eigentlich 0,35mm Ball-Pad auf > der Platine. > > Dazu dann dieses feine 0,4mm-Via, dann passt das. Okay. Ich schaue mal. Aber so recht schlau werde ich aus den Rules bisher trotzdem nicht.
Ja, sie können wohl keinen photoresist. Darum sind die Toleranzen auf den Außenlagen größer.
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M. H. schrieb: > Hallo, > > ich brauche mal eure [...] Erfahrungsberichte. Zum 0,8mm Pitch kann ich nichts sagen, hab aber bei JLCPCB schon erfolgreich eine Platine mit 1mm Pitch, 0,5mm Pad, machen lassen (196-pin BGA), das angesprochene Problem ist da ja prinzipiell das gleiche. Beim "Pad to Track"-Maß hab ich angenommen, dass das nur für Throughhole gilt, und entsprechend ignoriert. Weil Pad-to-Pad ja mit 0,127 angegeben ist und auch das Trace-Spacing mit 0,127. Ich denke der Fertigungsprozess unterscheidet nicht zwischen Track und Pad-Strukturen. Und wie du sagst, sonst wäre ein BGA ja gar nicht möglich. Jedenfalls hats bei mir damit auf Anhieb geklappt. Meine Netzklassen siehe Anhang. Ist auf 1mm Pitch optimiert und etwas gröber wie die JLC-Fähigkeiten. Die Vias hab ich immer schön in die Mitte gesetzt, außer wo es nicht ging. Und am Rand hab ich nicht ganz drauf geachtet und bei einer Platine hat das Loch metallisch geglänzt, könnte also Lötzinn ansaugen.
Maxe schrieb: > Beim "Pad to Track"-Maß hab ich angenommen, dass das nur für Throughhole > gilt, und entsprechend ignoriert. Weil Pad-to-Pad ja mit 0,127 angegeben > ist und auch das Trace-Spacing mit 0,127. Ich denke der > Fertigungsprozess unterscheidet nicht zwischen Track und Pad-Strukturen. > Und wie du sagst, sonst wäre ein BGA ja gar nicht möglich. Ja. Nach etwas überlegen bin ich vorhin zum selben Punkt gekommen. Der 0.8 mm pitch lässt sich, wenn man eine Clearance von 0.127 annimmt, gut layouten. Deine Platine sieht ja schonmal ganz schick aus. Dann werde ich das einfach versuchen. Danke!
Der müde Joe schrieb: > PS: Bei 0,45mm Ball-Durchmesser macht man eigentlich 0,35mm Ball-Pad auf > der Platine. Wenn man jetzt ganz böse Schuchkleißen wollte, würde man darauf hinweisen, dass es 0,36 mm sind, nämlich 80 % von 0,45 mm: https://www.issi.com/WW/pdf/IS43DR00-001.AN.pdf (Ganz am Schluss) Auch wenn sich das Dokument auf eine DDR2-Serie aus dem gleichen Haus bezieht, gilt das aus den dort genannten Gründen praktisch sicher auch für diesen BGA. Bei großer Unsicherheit könnte man auch bei ISSI nachfragen. Andere sind da gesprächiger: https://www.intel.com/content/www/us/en/programmable/documentation/wtw1413775713222.html (1.3.1) M. H. schrieb: > Aber so recht schlau werde ich aus den Rules > bisher trotzdem nicht. Schau dir den nächsten Footprint in deinem Datenblatt an. Mit dem hättest du ja selbst bei 0,45 mm Pads keine Probleme. Wenn ich nichts übersehen habe, wird ein konkreter BGA-Pitch bei JLCPCB sowieso nirgends zugesichert. Es könnte also gut sein, dass der Footprint dort nicht geht. Du siehst das ja bei Intel: Das Pad könnte bei 0,8 mm Pitch durchaus 0,45 mm groß sein. Dann braucht man eben einen anderen Prozess. Elecrow bietet z.B. 0.25 mm Vias auch bei Multilayer und plötzlich ist das Problem praktisch gelöst. Dafür hängt's dann wahrscheinlich sonst irgendwo ...
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