So, ich glaub ich habe den Fehler gefunden!
1 | // =============================================================================
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2 | // command stages one-clocked always block
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3 | // =============================================================================
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4 | always @(posedge i_clk)
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5 | if (i_reset)
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6 | begin
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7 | cmd_stage <= (STAGE_CMD_IDLE);
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8 | sig_wr_en <= FALSE;
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9 | col_start_addr <= 'd0;
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10 | col_end_addr <= HORZ_VISIBLE;
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11 | row_start_addr <= 'd0;
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12 | row_end_addr <= VERT_VISIBLE;
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13 | col_addr <= 'd0;
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14 | row_addr <= 'd0;
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15 | r_control <= 8'b0000_0000;
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16 | end
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17 | else
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18 | begin
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19 |
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20 | case (cmd_stage)
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21 | STAGE_CMD_IDLE: begin task_stage_cmd_idle(); r_led <= LOW; end
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22 | STAGE_SET_COL_ADDR: begin task_stage_set_col_addr(); r_led <= HIGH; end
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23 | STAGE_SET_ROW_ADDR: begin task_stage_set_row_addr(); r_led <= HIGH; end
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24 | STAGE_READ_RAM: begin task_stage_read_ram(); r_led <= HIGH; end
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25 | STAGE_WRITE_RAM: begin task_stage_write_ram(); r_led <= HIGH; end
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26 | STAGE_SET_PAGE: begin task_stage_set_page(); r_led <= HIGH; end
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27 | STAGE_DISP_CONTROL: begin task_stage_disp_control(); r_led <= HIGH; end
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28 | STAGE_SET_FUNCTION: begin task_stage_set_function(); r_led <= HIGH; end
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29 | default: task_stage_cmd_idle();
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30 | endcase
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31 | end
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Ich habe hier eine State Machine um über das Command Register die
entsprechende Aktion auszuführen. Genau da war alles okay! Obwohl gerade
dies ( cmd_stage ) Synplify angemeckert und mit einer ERROR Meldung
abgebrochen hat.
Tatsächlich scheint es aber an der Zweiten State Machine (für den
Interface FiFo) zu liegen! Denn da ist mir tatsächlich ein Fehler
unterlaufen als ich die default Klausel in der FULL-CASE Anweisung
noch nachgetragen habe, da Synplify auch dies angemeckert hat. Dabei
habe ich den IDLE-STATE von der 1. State Machine verwendet.
FALSCH:
1 | // =============================================================================
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2 | // FiFo stages one-clocked always block
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3 | // =============================================================================
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4 | always @(posedge i_clk)
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5 | if (i_reset) begin
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6 | fifo_stage <= STAGE_FIFO_IDLE;
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7 | fifo_rd_en <= FALSE;
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8 | sdr_wr_request <= FALSE;
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9 | sdr_wr_mask <= 2'b11;
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10 | end else
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11 |
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12 | case (fifo_stage)
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13 | STAGE_FIFO_IDLE: stage_fifo_idle();
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14 | STAGE_FIFO_RD_PIPE: stage_fifo_rd_pipe();
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15 | STAGE_FIFO_RD_DATA: stage_fifo_rd_data();
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16 | STAGE_FIFO_WR_SDRAM: stage_fifo_wr_sdram();
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17 | default: stage_cmd_idle(); // <---------- FALSCHER Task Aufruf 2.Always Block wo cmd_stage zugewiesen wird
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18 | endcase
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RICHTIG:
1 | // =============================================================================
|
2 | // FiFo stages one-clocked always block
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3 | // =============================================================================
|
4 | always @(posedge i_clk)
|
5 | if (i_reset) begin
|
6 | fifo_stage <= STAGE_FIFO_IDLE;
|
7 | fifo_rd_en <= FALSE;
|
8 | sdr_wr_request <= FALSE;
|
9 | sdr_wr_mask <= 2'b11;
|
10 | end else
|
11 |
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12 | case (fifo_stage)
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13 | STAGE_FIFO_IDLE: stage_fifo_idle();
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14 | STAGE_FIFO_RD_PIPE: stage_fifo_rd_pipe();
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15 | STAGE_FIFO_RD_DATA: stage_fifo_rd_data();
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16 | STAGE_FIFO_WR_SDRAM: stage_fifo_wr_sdram();
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17 | default: stage_fifo_idle(); // <---------- RICHTIGER Task Aufruf
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18 | endcase
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Danke nochmal an Tim, denn erst durch die Änderung der Tasknamen gab
eine Fehlermeldung in der 2. State Machine mit hinweis auf einem nicht
definierten Task (stage_cmd_idle) da ich den ja umbenannt hatte.
Fehlermeldung.PNG
(120 KB)
