Hey liebe Elektronik Fans, im Rahmen einer Recherche zur Nachhaltigkeit von ICs benötige ich die Die-Size verschiedenster ICs. Da dies individuell rauszufinden utopisch ist, habe ich mich gefragt ob es einen groben Richtwert der Package-To-Die ratio (also Wafer Fläche zu package Fläche) gibt. Die Package Größen (Flächen) habe ich bereits zusammengetragen. Dies sollte dann am Schluss in etwa so aussehen: - BGA: Package-To-Die von 3 - QFP: Package-To-Die von .... - SOP: .... - SOT: ... und so weiter...... Hat jemand einen guten Rat, eine Quelle in der Literatur oder andere ähnliche Forschung? Vielen Dank schonmal im Voraus :)
Da gibt es kein Standard-Ratio. Der Die ist immer nur so groß wie für die implementierte Schaltung nötig. Er muss natürlich in das Package passen, was die Packageauswahl einschränkt. Auch die Pinanzahl und die Wärmeableitung spielen da natürlich eine Rolle. Ansonsten gibt der Kunde, bzw. das Productmanagment, das/die Packages vor.
Danke Andreas, da muss ich wohl einen anderen Approach machen und grobe Schätzungen hinnehmen.
> Approach
Nimm Runway 42.
Funfact: Der 1 Mbit-Tschip der in der S.B.Z.-Presse gezeigt wurde,
haette nicht in ein schmales 18 pinniges DIP-Gehaeuse gepasst!
Man hatte zum Groessenvergleich einen S.B.Z.-Pfennig mit ins "Foto"
gepackt. Ein simpler Dreisatz zeigte die fehlende Passfaehigkeit.
Manche Datenblaetter erwaehnen die Die Groesse. Oder Du suchst nach Chipfotos. Dazu gibt es haeufig auch noch ein Materialdatenblatt. Da ist dann die Menge Silizium angegeben. Mit der Annahme typischer Waferdicken kommst Du dann auch auf die Flaeche.
Hey, danke für deine Antwort. Nachdem ich mehrere hundert Datenblätter durchforstet habe (hauptsächlich TI, Winbond, FITI-Power, etc.), kann ich leider nicht bestätigen, dass in diesen die Die-Fläche bzw. Menge an Silizium angegeben wäre. Hättest du dafür ein Beispiel?
Yay E. schrieb: > Hättest du dafür ein Beispiel? https://cdn-reichelt.de/documents/datenblatt/A200/78L05.pdf
Ist das Package für die Nachhaltigkeit überhaupt relevant? Das ist meistens hauptsächlich Plastik und Metall. Das Die dürfte durch die aufwändige Herstellung mit sehr viel Chemie und Energie wesentlicher kritischer sein. Das Flächenverhältnis hat auch eine riesige Spanne. Praktisch eins zu eins bei Wafer-Level Chip-scale Package und wenn ich mir Bilder von Prozessoren wie AMD Athlon anschaue zwanzig zu eins.
Hey hey. Genau das Package hat gerade eben KEINEN Einfluss. Jedoch ist die Package Größe und Typ der einzige Anhaltspunkt um auf die Die-Size zu schließen. Mir wird aber immer mehr bewusst, dass dies nicht so einfach ist. Ich dachte trotzdem dass man mittles des Package Typs (BGA, QFN, CSP etc.) grob auf eine Package-To-Die ratio schließen könnte. Du meintest ja gerade eben schon, dass bei CSP dies nahe 1zu1 ist. Das wäre z.B. eine Antwort für CSP.
Du sagst das, ohne mir trotzalledem eine Antwort oder eine Sammlung an Daten bzw. Die-Sizes für eine fundierte Ökobilanzierung zu liefern ;) Als Beispiel: TI hat vor geraumer Zeit eine Roadmap führ ihre BGA Packages veröffentlicht, aus denen man im Durchschnitt eine Package-to-die ratio von ca. 3 entnehmen konnte. Dies könnte man als educated guess annehmen, zumindest für einen großen Hersteller und Package Typ, welcher auf realen Zahlen basiert. Trotzdem Danke für deine Antwort.
Aber trotzdem noch was, was dir vielleicht einen Überblick gibt: Schau dir mal die Seite von Richard an: https://richis-lab.de/ Das sind zwar zumeist ältere Chips, aber gibt dir vielleicht trotzdem ein Gefühl für die Sache. Und es gibt Chips, die werden nicht nur verpackt, sondern auch zum selberbonden verkauft. Nennt sich Chip-on-Board-Montage. Sowas z.B.: https://www.ti.com/lit/ds/symlink/sm320f2812-ht.pdf?HQS=dis-mous-null-mousermode-dsf-pf-null-wwe&ts=1637785055065&ref_url=https%253A%252F%252Fwww.mouser.de%252F Du kannst ja mal bei verschiedenen Distris suchen und nach dir sämtliche ICs nach Gehäuse filtern lassen. Ich hab mich noch nie mit CoB befasst, aber Gehäuse wie CBGA oder CTQFP klingen da verdächtig nach dem, was du suchst. Und dann kannst du ja mal direkt vergleichen mit den Produkten die eingehaust verkauft werden.
Hey Wühlhase, das sind schonmal beides super Anhaltspunkte! Richis Lab sieht schonmal sehr cool aus :) Und die Chip-on-Board Geschichte könnte verdammt interessant sein. Ich muss mir das morgen mal in Ruhe durchlesen (das Dokument ist ja recht umfangreich). Ich gebe auf jedenfall nochmal Rückmeldung. Danke dir!!!
Yay E. schrieb: > Du sagst das, ohne mir trotzalledem eine Antwort oder eine Sammlung an > Daten bzw. Die-Sizes für eine fundierte Ökobilanzierung zu liefern ;) Nimm es nicht persönlich, ich habe von Forschung in Deutschland keine hohe Meinung. Wir machen hier nur noch lächerlichen Trivialkram, über den man lieber den Mantel des Schweigens breitet. Es gibt durchaus Dinge, die man vielleicht am Besten mal praktisch erprobt, aber z.B. die Erprobung eines Solarfahrradweges sollte man nicht Forschung nennen. Ich sehe da keinen ernsthaften Promotionsgegenstand und das Ansehen, das Wissenschaft einst hatte, zieht man damit tief in den Schmutz. Aus der Sicht von irgendwelchen Geisterwissenschaften mag das irgendwie ganz toll sein, bietet es doch reichlich Schwafelmaterial, aber mir (und vielen anderen, die einer ernsthaften Tätigkeit nachgehen) ist das unangenehm und peinlich. Und wenn ich mir überlege, was für Erkenntnisse man aus deiner Fragestellung in Bezug auf deine Nachhaltigkeit (auch so ein politsches Bullshit-Bingo-Wort, unterdem jeder das versteht was ihm gerade beliebt) ziehen könnte...sorry, diese Frage stellt sich so, in dieser Form, genau solange wie man dafür Forschungsgelder beantragen kann. Wissenschaft und Forschung ist aber nicht, zu machen, wofür gerade jemand Forschungsgelder bewilligt. Wie gesagt, nimm es mir nicht übel, du kannst nix dafür daß wir hier solche Strukturen haben. Aber du machst dich halt gerade zu einem Teil davon. Aber um das hier nicht als reinen Rant stehen zu lassen, mal noch ein paar andere Gedankengänge. Vielleicht hilft es dir, dich dem Thema von der wirtschaftlichen Seite zu nähern. Bedenke, das solche Chips Massenprodukte sind. Die werden über Jahre zu Millionen hergestellt. Da spielt die Entwicklung kaum eine Rolle, wohl aber z.B. der Materialeinsatz. Und der Kostendruck ist außerordentlich. (Irgendjemand erzählte mir neulich mal, das ST seine Chipfabriken möglichst nie leerlaufen läßt und die notfalls auf Halde produzieren, wenn gerade Nachfrageflaute herrscht, die Chipfabriken sind wirtschaftlich auf Dauerbetrieb ausgelegt, heißt: Stillstand ist richtig teuer). Soll heißen: Da wird schon jemand darauf geachtet haben, daß da nicht zuviel Kunststoff um den Die gespritzt wird. Falls du ernsthafte Einsparmöglichkeiten findest, wird das deiner eigentlichen Zielstellung wahrscheinlich zuträglich sein.
ich kann mir nicht vorstellen dass bei so einer Betrachtung was auch nur annährend richtiges rauskommt. Man wählt ein gewisses Package danach ob es a) genug Platz für den die hat b) genug Pads für die Funktion hat. a und b sind aber nicht direkt abhängig voneinander... Ich kann einen Chip haben mit extrem wenig Logik darauf aber vielen IOs, bin dann quasi pad-limited. Oder das genaue Gegenteil davon. Jedes Package hat eine Maximalgröße des Dies, und eine Minimalgröße (Bondpads*Anzahl Pins). Aber dazwischen kann alles sein.
Wühlhase schrieb: > Soll heißen: Da wird schon jemand darauf geachtet haben, daß da nicht > zuviel Kunststoff um den Die gespritzt wird. Wühlhase schrieb: > Bullshit-Bingo Die Faustregel is ca: 1/3 Produktionskosten, 1/3 Packaging, 1/3 Test, Das Packaging ist wirklich relativ teuer, aber ich glaube darum gehts in dem Thread ja sowieso nicht, Stichwort: Yay E. schrieb: > Nachhaltigkeit
Yay E. schrieb: > im Rahmen einer Recherche zur Nachhaltigkeit von ICs Yay E. schrieb: > das Package hat gerade eben KEINEN Einfluss. Jedoch ist > die Package Größe und Typ der einzige Anhaltspunkt um auf > die Die-Size zu schließen. Was willst du mit der Die-Größe über die Nachhaltigkeit herausfinden? Was soll der Begriff eigentlich überhaupt in diesem Zusammenhang bedeuten? Was macht ein IC denn deiner Meinung nach nachhaltig? Wenn es lange verwendet wird? Oder wenn es wenig Strom verbraucht (weniger als ein Konkurrenzprodukt)? Dito Material- und Energieeinsatz bei der Herstellung? Und wenn es kein Konkurrenzprodukt gibt? Das einzige, was du so herausfinden wirst, ist der Einsatz von Chipfläche, aber eigentlich bräuchtest du das Volumen, um die benötigte Menge an (aufwendig gereinigtem) Silizium herauszufinden. Und Chipgröße ist nicht alles. Strukturgröße und Anzahl Prozeßschritte spielen auch in die Kosten rein. Nicht zu vergessen der Yield (die Rate an intakten Bauteilen auf einem Wafer). Das ist so lächerlich. Genauso gut könntest du Musikinstrumente anhand ihrer Größe danach abschätzen, ob man damit gute Musik machen kann.
Hey hey, ich merke schon ich stoße hier auf ordentlich Gegenwind. Eine LCA (Life-Cycle-Assessment oder auf deutsch Ökobilanzierung) zeigt lediglich mehrere Faktoren auf, wie z.B. Abiotic Depletion Potential, GwP Potential, Environmental Impact Assessment u.s.w. und lässt unter anderem darauf schließen welche Bauteile welchen Anteil in einem Produkt daran haben. Die Die-Size (das Volumen ließe sich durch ein recht aktuellen Report aufgrund der Schichtdicke ableiten) und ist lediglich ein Faktor von VIELEN, allerdings auch ein sehr großer aufgrund der Halbleiter Herstellung/Produktion/etc. Es geht hier um Momentaufnahmen und nicht daraum zu zeigen das ein IC nachhaltig ist. Ich nehme es keinem übel, nicht zu tief in der Thematik zu stecken - daher würde ich mich weiterhin über konstruktive Antworten freuen und weniger ein generelles Anzweifeln der Thematik.
Yay E. schrieb: > Du meintest ja gerade eben schon, dass bei CSP dies nahe 1zu1 ist. Das > wäre z.B. eine Antwort für CSP. Klar, was denkst du, warum diese Gehäuse so heißen? ;-) "chip-scale", also "in der Größenordnung des Chips" Ansonsten findest du natürlich immer wieder auch kleine Chips, die aus Kompatibilitätsgründen in große Gehäuse gesetzt werden. Ein Beispiel: ATmega16 im DIL40, war sicher schon zu seiner Entstehungszeit vor reichlich 20 Jahren in einem überdimensionierten Gehäuse. Weiß nicht, vielleicht gibt's bei Ritchie's Lab ein Foto, wie groß der Chip darin wirklich ist. Vor einem Jahrzehnt gab es davon dann die Version ATmega16A, ein "die shrink". Das bedeutet, dass man den Chip in der Größe reduziert, indem man eine Technologie mit kleineren Strukturgrößen benutzt und alle Standardzellen (also Logik, RAM etc.) entsprechend der neueren Technologie verkleinert, ohne aber das eigentliche Design anzufassen. Auf diese Weise bekommt man mit vergleichsweise wenig Aufwand aus einer Scheibe Silizium mehr Chips mit der gleichen Funktion, oder mit anderen Worten, einen billigeren (weil kleineren) Chip. Aber: auch den bekommst du noch im DIL40, wenn du das gern möchtest. Andere Anekdote aus der gleichen Produktreihe (AVR): es gab Kunden, die wollten gern die ATmega48 / ATmega88 in einer abgespeckten Version haben, mit reduziertem CPU-Core. So wurden ATtiny48 / ATtiny88 erschaffen, im Wesentlichen fehlt ihnen die Multiplikationseinheit (wenn ich mich recht erinnere). Trotzdem war es nur für den ATtiny48 möglich, ein kleineres QFN-Gehäuse am Ende zu benutzen, der ATtiny88 war zu groß dafür. Damit war der damalige ATtiny48 im QFN-Gehäuse gewissermaßen schon ein CSP. Ich denke, dass man aus solchen Beispielen gut ermessen kann, dass es keine universelle Angabe geben wird, wie das Verhältnis von Chip- zu Gehäusegröße "im Mittel" ist.
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Hey super danke dir für deine konstruktive Antwort. Eine allgemeine Faustregel scheint es wirklich nicht zu geben. Dies muss ich wohl so hinnehmen und längerfristig einen anderen approach wählen. Zu den CSP - diese sind wohl so definiert, dass diese maximal 20% mehr Gehäusefläche als Chipfläche haben dürfen (die Quelle habe ich leider auf meinem Arbeitsrechner). Hier gibt es also eine klar definierte range (schonmal sehr gut für Annahmen). Also ganz 1zu1 stimmt auch nicht immer :P
Yay E. schrieb: > Also ganz 1zu1 stimmt auch nicht immer :P Klar, "scale" meint halt wirklich "Größenordnung": die Fläche des Chips unterscheidet sich von der des Packages um (deutlich) weniger als den Faktor 10.
"Das CSP-Package hat seinen Namen von der Chipgröße und ist so definiert, dass der Chip 80 % oder mehr der Packagefläche belegen muss. Das Package hat somit eine Größe, die nur unwesentlich größer ist als der Dice. Der Formfaktor liegt bei ca. 1,2." https://www.itwissen.info/CSP-chip-scale-package-CSP-Package.html
Beitrag #6890535 wurde vom Autor gelöscht.
Entschuldige, natürlich hast du Recht. Es kommt schon sehr nah dran an 1zu1 (natürlich geht das nicht chipgröße=packagegröße). Etwas pedantisch von mir gewesen.
Yay E. schrieb: > natürlich geht das nicht chipgröße=packagegröße Von der Fläche her geht das schon: "flip-chip" Montage. Zu einem Unterthema dazu habe ich meine Diplomarbeit geschrieben. ;-) Mittlerweile gibt es schon einige CSPs auf diese Weise, bei denen du im montierten Zustand die glänzende Rückseite des Dies siehst. Vom Volumen her braucht es natürlich in jedem Falle etwas mehr.
Cooooool! Wieder was dazu gelernt! Thänks! Ich kenne mich wirklich nicht aus mit dem Thema muss ich gestehen, daher das ganze Gefrage ;)
Bestell dir ein Satz der ICs die dich interessieren und lass ein x-ray anfertigen. Schreib ein wenig Software und du bekommst die Fläche, bond wire Anzahl und geschätzte Länge neben den Flächen der ganzen anderen Bestandteile wie heat spreader, Kontakte, Epoxid/Plastik. ggf. Sogar die Flächen in Volumen umrechnen (somit auch Masse abschätzen). Bedenk bei der Software das manche ICs aus mehren dies bestehen die übereinander gestapelt sind.
Yay E. schrieb: > (das Dokument ist ja recht umfangreich) Der mit Abstand größte Teil darin wird dich nicht interessieren. Das ist einfach ein Datenblatt zu einem Chip, der anscheinend sowohl eingehaust als auch nackig (also ohne Chipggehäuse) verkauft wird. Aber für beide Varianten existieren recht genaue Angaben, was die äußeren Abmaße angeht. Was mir übriens gestern noch eingefallen ist, da hatte ich aber meinen Rechner schon aus. Wie ich schon schrieb wirst du sehr wahrscheinlich nicht der erste sein der darüber nachdenkt, wie man möglichst sparsam mit dem Kunststoff umgeht. Mir fallen da z.B. die Mikrocontroller von ST ein. Viele der STM32, z.B. STM32F446 werden u.a. in TQFP-64, TQFP-100 und TQFP-140 (die Zahl ist die Anzahl der Pins) verkauft. Ich würde davon ausgehen, daß in allen drei Gehäusen exakt dergleiche Die untergebracht ist. Jetzt kann man natürlich darüber spekulieren, warum nicht nur TQFP-140 mit 140 Pins verkauft werden und wer nicht alle braucht, benutzt einfach weniger. Sehr oft braucht man nicht mehr, manchmal ist auch schlicht nicht genug Platz für den Großen. Aber Materialeinsparung war da garantiert auch ein Beweggrund. Manchmal braucht man die vielen Anschlüsse dann aber doch, und da läuft man dann in das Problem, daß man Gehäuse nicht beliebig klein herstellen kann. Die Pins müssen schon einen gewissen Mindestabstand und auch eine Mindestbreite haben, sonst funktionieren die Löt- und Fertigungsverfahren auf der Platinenfertigungsseite nicht mehr. Und dann bläst du halt das Gehäuse von TQFP-64 auf TQFP-140 auf - dein Verhältnis aus Diefläche und Gehäusefläche wird lausig, aber anders gehts halt nicht.
Wühlhase schrieb: > Aber Materialeinsparung war da garantiert auch ein Beweggrund. Bei der Halbleiterei wird so viel sehr viel teureres und umweltmäßig riskanteres Material verbraucht, dass das vermutlich der geringste Grund ist – man spart mit den kleineren Gehäusen aber vor allem Platz auf dem Board.
Zeptobars hat zu den abgelichteten Chips auch immer die Abmessung des Silizium-Dies angegeben: https://zeptobars.com/en/ Da ist auch einiges modernes dabei. Flip Chip, ohne Gehäuse, direkt mit den Silizium ist immer häufiger zu finden. Schau dir ein IPhone an. Die ganzen Chips mit silberner Rückseite sind so gemacht: https://guide-images.cdn.ifixit.com/igi/BIIRAkxETjcHGbET.full Und noch ein Denkanstoß: Zuverlässigkeit spielt bei der Wahl von Gehäuse (bzw. Montagetechnik) ebenfalls eine Rolle.
Jörg W. schrieb: > Wühlhase schrieb: >> Aber Materialeinsparung war da garantiert auch ein Beweggrund. > > Bei der Halbleiterei wird so viel sehr viel teureres und umweltmäßig > riskanteres Material verbraucht, dass das vermutlich der geringste Grund > ist – man spart mit den kleineren Gehäusen aber vor allem Platz auf dem > Board. Ich sagte nicht, daß es einer der wichtigsten Gründe war. Natürlich ist Halbleiterei eine elende Sauerei (mit ein Grund, warum ich mich über die moderne "Forschung" in D weiter oben so ausgelassen habe: Akademiker halten sich für gelehrt und wollen sich mit einer Sache wissenschaftlich befassen, haben aber weder von der Sache noch von Wissenschaft so recht eine Ahnung, aber die Übberschrift ist so schön zeitgeistig). Aber Kosten wollen die HL-Fertiger alle einsparen. Nur ob den HL-Hersteller der Platz auf dem Board am Ende groß interessiert? (Den Kunden schon, der will ja Auswahl.)
Jörg W. schrieb: > Wühlhase schrieb: >> Aber Materialeinsparung war da garantiert auch ein Beweggrund. > > Bei der Halbleiterei wird so viel sehr viel teureres und umweltmäßig > riskanteres Material verbraucht, dass das vermutlich der geringste Grund > ist – man spart mit den kleineren Gehäusen aber vor allem Platz auf dem > Board. Das war auch ein Punkt von mir. Das Silizium allein macht nur einen Bruchteil der Kosten oder gar des ökologischen Fußabdrucks aus. Die Chemie, die man für die Prozeßschritte benötigt ist auch nicht ohne. Und wird im Zweifelfall schlimmer für kleinere Strukturen (dafür bin ich aber zu lange raus um Details zu wissen). Der Grund warum IC-Hersteller primär mit Chipfläche rechnen, ist daß die Kosten pro Wafer für den gleichen Chip näherungsweise konstant sind. Kleinere Chips = mehr pro Wafer = geringerer Preis. Deswegen hat ja Atmel damals den Shrink auf die A Versionen der AVR gemacht. Aber für verschiedene Chips ist der Preis eben nicht konstant. Dann kommt man bei Betrachtung nur der Chipfläche eben nur auf Hausnummern.
An den TO: für einen bestimmten Chip (Speicher, uC, FET, ...) kannst Du die kleinste Bauform als 100% setzen und eine mindest-"Verschwendung" für größere feststellen. Aber Deine Frage ist eher: in welchen Packetgrößen ist wieviel Luft? Kann man sagen, Größe S hat 50% Luft, M hat 80%, ...? Nein. Zudem geht es Dir ums Silizium, was ist mit Leistungshalbleitern, wo auch die Kühlfläche (incl leads) eine Rolle spielt?
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