Guten Abend, ich versuche gerade, das Nicht-funktionieren der Schaltung auf der rechten Seite zu verstehen... Links ist ein PNP dessen Emitter zw. Gnd und Vcc (3,3 oder 5V) geschaltet wird; wenn die Basis negativer als der Emitter ist, zieht der Kollektor das Gate auf Gnd (oder darüber hinaus), und das n-MOSFET wird leitend geschaltet. Das Problem dabei - die Entladung der Gatekapazität über einen hohen Widerstand, um den Stromverbrauch bei durchgeschaltetem PNP gering zu halten, passiert zu langsam (einige dutzend µs). Daher war meine Idee, "einfach" einen aktiven pull-down mit einem NPN zu verwenden - nur funktioniert das dann leider nicht. Und ich komme nicht drauf, warum nicht. Ein solcher pull-up (gespiegelte Schaltung mit pMOS und NPN auf dem +12V rail, angesteuert mit einem klassischen open Collector NPN vom GPIO) auf der High-Side funktioniert hingegen wie erwünscht (ausreichend rasche Umladezeit beim Schalten, niedriger Strom wenn die BJTs aktiv sind). Sachdienliche Hinweise erbeten - auch bessere Ideen, wie man mit verhältnismäßig geringen Bauteilkosten in Kleinserie die beiden +12 und -12V Rails sonst noch schalten könnte, ohne zB eine weitere Spannungsversorgung mit +/-15V für einen Analogschalter zu benötigen... (Zu viele diskrete Transistoren sind zwar lustig fürs Breadboard, aber auch nicht unbedingt kosteneffektiv). Vielen Dank!
Richard S. schrieb: > Daher war meine Idee, "einfach" einen aktiven pull-down mit einem NPN zu > verwenden - nur funktioniert das dann leider nicht Weil dein NPN ein PNP ist und -12V nie negativer als das Gate sein wird (oder umgedreht).
Sorry, beim Rotieren des Bauteils im Editor nicht aufgepasst... Basiert auf diesem Entwurf (habe aber auch C/E vertauscht getestet, ohne Erfolg). https://electronics.stackexchange.com/questions/56140/driving-low-side-of-a-mosfet-bridge-with-3-3v
Ich würde R67 so dimensioneren, daß Q21 noch nicht sättigt (22k bei 5V). Und statt D22 einen npn (C an GND), dann geht auch das Einschalten schnell.
Peter D. schrieb: > pegel schrieb: >> Optokoppler ist zu teuer? > > Zu langsam. Dank 10kOhm ist deine ebenfalls langsam.
H. H. schrieb: > Dank 10kOhm ist deine ebenfalls langsam. Hast Du es mal probiert? Die einfache Treiberstufe (npn+pnp in Kollektorschaltung) hat eine sehr geringe Eingangskapazität.
Jetzt muss entweder das PWM-Signal invertiert werden, oder einen Inverter mit einem zweiten PNP-Transistor in Emitterschaltung vor dem ersten gebaut werden. Dieser kann dann zwischen +5V und GND versorgt werden.
Peter D. schrieb: > H. H. schrieb: >> Dank 10kOhm ist deine ebenfalls langsam. > > Hast Du es mal probiert? Natürlich. > Die einfache Treiberstufe (npn+pnp in Kollektorschaltung) hat eine sehr > geringe Eingangskapazität. Der MOSFET aber nicht.
H. H. schrieb: > Der MOSFET aber nicht. Deshalb ja die Treiberstufe. Bei Beta=500 bleiben von 1nF Gatekapazität nur 2pF übrig. Anbei ne Schaltung für 250kHz PWM (ATtiny261: 64MHz/256). Für den 2N7002 muß man natürlich nicht so niederohmig sein, der kann ja nur etwa 100mA liefern.
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Peter D. schrieb: > H. H. schrieb: >> Der MOSFET aber nicht. > > Deshalb ja die Treiberstufe. Bei Beta=500 bleiben von 1nF Gatekapazität > nur 2pF übrig. Bei der Schaltung des TE aber nicht.
Ich habe nun versucht, nach den Hinweisen hier, das ganze mit einem Push-Pull BJT zu realisieren, wobei ich jedoch die Gates beider MOSFETs durch diesen ClassB Treiber ansteuern lasse... (Der Ausgang soll zwar eine hohe Impedanz haben, aber muß unbelastet möglichst nahe an +/- 12V liegen. Bei BJT Push-Pull liegt der Ausgang (Emitter) ja 50-250 mV näher zu Gnd von der Versorgung aus gesehen...) Das ganze in LTSpice simuliert wo es gut aussieht (das Umladen der Gate-Kapazitäten hält dort den abzuschaltenden MOS noch kurz (<1us) leitend, aber durch das Widerstandsnetzwerk zwischen den Drains sind diese Kurzschlußströme ausreichend begrenzt. Beim Aufbau auf dem Breadboard wieder das gleichen Phänomen, der nMOS arbeitet nicht wie geplant und schaltet nicht (aus). Wenn man dessen gate direkt an Source oder Gnd (positives Potential ggü Source) hält, schaltet er jedoch wie gewünscht (noch - ich denke, ich stresse ihn doch etwas...) Nachdem dies ein Kleinsignal nMOS (Viyay SI2302) ist, sind da aber ein paar Parameter ebenfalls problematisch: Vgs +-8V (BJT Pushpull bis +23V..), Vds 20V (effektiv 24V), Vth 0.65V < BJT PN von 0.7-0.8. Aber ein NPN in Sättigung sollte eine ausreichend niedrige Uce haben, damit das nMOS sperrt? Der BSS84 hat Vgs +-20V, und die -23V dort zum Schalten scheinen noch in der Toleranz zu liegen, bzw Vth liegt bei -1,7V (typ), -0,8V (min)...
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Richard S. schrieb: > Ich habe nun versucht, nach den Hinweisen hier, das ganze mit einem > Push-Pull BJT zu realisieren, Mach das mit beiden in Kollektorschaltung!
Ich verstehe das letzte Kommentar nicht ganz; die beiden Kollektoren sind ja bereits als push-pull verbunden. Zwei Emitter-Follower (Emitter gekoppelt) bringt keinen Vorteil, ausser dass die Push-pull Stufe ein klassischer Class-B Verstärker wäre. Durch die BJT Stufen hat die Schaltung auch schon eine recht hohen Stromaufnahme (einer der Gründe für die MOSFETs ursprünglich). Ich denke, nachdem das Laden/Entladen der Mosfets mit einer Grenzfrequenz von 10MHz in der Anwendung zu komplex wird, belasse ich es mit der BJT PushPull Stufe, wobei die Transistoren in Sättigung gefahren werden. Das scheint ausreichend nahe an +12V / -12V (~0.25V) zu kommen, dass es funktionieren müsste... Und Ausgangsimpedanz ist ebenfalls niedrig genug, um die relevante Last zu versorgen ohne Spannungseinbruch. (Das Problem, dass Vgs in den BJT Stufen überschritten würde, und man dann wohl getrennte, auch unterschiedlichem Spannungsniveau operierende PushPull Stufen braucht für pos/neg Rail, oder entsprechend aufwendigere Treiberstufen - die ich zu vermeiden suchte - tut ihr übriges.)
Richard S. schrieb: > Zwei Emitter-Follower (Emitter > gekoppelt) bringt keinen Vorteil, Da fehlen dir die Grundlagen...
Richard S. schrieb: > die beiden Kollektoren > sind ja bereits als push-pull verbunden. Zwei Emitter-Follower (Emitter > gekoppelt) bringt keinen Vorteil, Na ja: die Schaltung von PeDa in Beitrag "Re: GPIO um -12V nMOS (PWM) zu schalten" nutzt z.B. diese doppelten Emitterfolger. Und sie hat den klaren Vorteil, dass Sie bei 250kHz funktioniert, auch mit größeren FET als bei dir. Dahingegen funktioniert dein zuletzt gezeigter Schaltungsentwurf mit Emitterschaltung bei 250kHz bestimmt nicht. Es scheint also schon Vorteile der Kollektorschaltung in der Treiberstufe zu geben... Richard S. schrieb: > Das ganze in LTSpice simuliert wo es gut aussieht Häng doch mal die Simulationsdatei an, dann lassen sich die Mängel deiner Schaltung einfacher zeigen. Richard S. schrieb: > Ich denke, nachdem das Laden/Entladen der Mosfets mit einer > Grenzfrequenz von 10MHz in der Anwendung zu komplex wird Was meinst du in dem Zusammenhang mit Grenzfrequenz 10 MHz? Nicht die Schaltfrequenz, oder? Richard S. schrieb: > und die -23V dort zum Schalten scheinen noch in > der Toleranz zu liegen, ein Wert deutlich oberhalb der absolute maximum ratings ist nie in der Toleranz - selbst wenn der Transistor mit etwas Glück nicht sofort zerstört wird.
Sobald die +12V/-12V und die 5V angeklemmt sind, und MCUpwm1 ist frei, bekommst Du einen schönen Kurzschluß durch beide BJT. Und die Mosfets werden die bis zu 24V an ihren Gates gegenüber Source auch nicht mögen wollen.
H. H. schrieb: > Richard S. schrieb: >> Zwei Emitter-Follower (Emitter >> gekoppelt) bringt keinen Vorteil, > > Da fehlen dir die Grundlagen... Das ist sehr gut möglich. Zwischen den BJTs kommen die Widerstände für die Impedanz - das limitiert den maximalen Kurzschlussstrom auf 24mA. MCUpwm ist auf Gnd bis der MCU aktiv wird... Je mehr diskrete Komponenten hier zum Einsatz kommen, desto unattraktiver wird das diskret zu machen. Ein Full-Swing OpAmp als Comparator, oder Comparator wäre dann die einfachere Methode... Und die Schaltung in https://www.mikrocontroller.net/attachment/preview/537744.jpg kontrolliert die Gatespannung auch nicht - AGND muß als wohl maximal 20 Volt unter +24VP liegen, oder - oder bei +4V..+5V ggü Gnd von PWM (oder VCC == AGND)? Wie wird dort die Gatespannung kontrolliert (ausser die 0,7V PN Spannung).
Richard S. schrieb: > Zwischen den BJTs kommen die Widerstände für die Impedanz - das > limitiert den maximalen Kurzschlussstrom auf 24mA. MCUpwm ist auf Gnd Und warum sind die Widerstände nicht eingezeichnet? Soll das wieder ein Salamitaktikspiel werden? > bis der MCU aktiv wird... Und was stellt sicher, daß bis dahin der Eingang auf GND gehalten wird? Der µC mit sicherheit nicht, solange er noch beim Startup ist. > Je mehr diskrete Komponenten hier zum Einsatz kommen, desto > unattraktiver wird das diskret zu machen. Ein Full-Swing OpAmp als > Comparator, oder Comparator wäre dann die einfachere Methode... > > Und die Schaltung in > https://www.mikrocontroller.net/attachment/preview/537744.jpg > kontrolliert die Gatespannung auch nicht - AGND muß als wohl maximal 20 > Volt unter +24VP liegen, oder - oder bei +4V..+5V ggü Gnd von PWM (oder > VCC == AGND)? > Wie wird dort die Gatespannung kontrolliert (ausser die 0,7V PN > Spannung). Durch definierte Spannungsverstärkung der Basissstufe mittels R100 + R101 bleibt das sicher unter 20V ...
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Richard S. schrieb: > Wie wird dort die Gatespannung kontrolliert (ausser die 0,7V PN Spannung der Strom durch R100 beträgt (DVCC-0,7V)/1kOhm über diesen definierten Spannungsabfall an R100 ist die Gatespannung definiert eingestellt.
Jens G. schrieb: > Richard S. schrieb: >> Zwischen den BJTs kommen die Widerstände für die Impedanz - das >> limitiert den maximalen Kurzschlussstrom auf 24mA. MCUpwm ist auf Gnd > > Und warum sind die Widerstände nicht eingezeichnet? Soll das wieder ein > Salamitaktikspiel werden? Ursprünglich war, wie schon gesagt, die Idee, durch Mosfets die beiden +/-12V Rails niederohmig durchzuschalten, lt. Schematik. Lt. LTSpice funktioniert das - nur in der Realität dann, wie ebenfalls bereits bemerkt, nicht (nMOS scheint nicht abzuschalten, hat Vth von 0.65V, Vgs_max 8V). Dies hatte ich im Rahmen der Beobachtung, das Theorie (LTSpice) und Praxis (Breadboardaufbau) nicht übereinstimmen, bereits erwähnt. Dass es keine gute Idee ist, die BJTs direkt mit ihren Kollektoren (wo die Spannung bis auf ~0.25V an die Rails gezogen wird) miteinander zu verbinden - genauso wie das bei den pMOS/nMOS der Fall ist - ist durchaus klar. Daher auch die Widerstände (effektiv 3x 500 Ohm) um den maximalen Kurzschlußstrom - egal ob BJTs als Schalter direkt, oder MOSFETs - zu limitieren. Da ich diese Impedanz so oder so brauche, und Widerstände günstig sind, scheint mir das ein gangbarer Weg zu sein. >> bis der MCU aktiv wird... > > Und was stellt sicher, daß bis dahin der Eingang auf GND gehalten wird? > Der µC mit sicherheit nicht, solange er noch beim Startup ist. Der MCU ist bereits aktiv, bevor die +12/-12V Versorgungen aktiviert werden. Allerdings auf einer Versorgung die ebenfalls eine hohe Impedanz hat. Dazu legt sich die MCU sofort nachdem der Brown-out freigegeben hat, sofort wieder schlafen und ist nur mit dem WDT aktiv - bis ein Stützkondensator ausreichend geladen wurde, dass sie einige tausend Zyklen bei niedriger Taktfrequenz aktiv sein kann. Sobald das der Fall ist, initialisiert die MCU diverse Subsysteme, inkl. vernünftiger Stromversorgung, von der aus dann auch die +/-12V stammen. >> Wie wird dort die Gatespannung kontrolliert (ausser die 0,7V PN >> Spannung). > > Durch definierte Spannungsverstärkung der Basissstufe mittels R100 + > R101 bleibt das sicher unter 20V ... Danke! Was aber auch bedeutet, das diese Stufe gespiegelt nochmals für das nMOS komplett getrennt aufgebaut werden müsste für einen bipolaren Betrieb. Mit eventuell leicht geänderten Werten (eq. R100/R101) da das negative Rail ja gegen Vcc (3.3/5V) geschaltet wird - also 6 BJT für 2 MOS... Sorry dass ich nicht erwähnt hatte, dass die Ausgangswiderstände, wenn die MOSFETs weg sind, zwischen die BJTs kommen... Immerhin verstehe ich, dass es viele Schaltungsdesigner bevorzugen, mittels noch weiter von Gnd entfernten Spannungen(+/- 15V) einen Analogschalter, oder traditionellen (nicht Rail-Rail) Opamp zu verwenden. Vermutlich sogar die kostengünstiger Variante, wenn man mehrere dieser Ausgangsstufen braucht...
Richard S. schrieb: >> Durch definierte Spannungsverstärkung der Basissstufe mittels R100 + >> R101 bleibt das sicher unter 20V ... > > Danke! > > Was aber auch bedeutet, das diese Stufe gespiegelt nochmals für das nMOS > komplett getrennt aufgebaut werden müsste für einen bipolaren Betrieb. > Mit eventuell leicht geänderten Werten (eq. R100/R101) da das negative > Rail ja gegen Vcc (3.3/5V) geschaltet wird - also 6 BJT für 2 MOS... > Ich habe das nochmal in LTSpice simuliert (mit angepassten Widerständen um <8V Ugs zu bleiben), und auf der negativen Seite scheint die Gate-Spannung nicht näher als eine PN Spannung an das negative Rail heranzukommen, wie befürchtet. (Differenz pink/rot). Da der nMOS nun ein Vth von 0.65V hat, reicht das wohl nicht zum Abschalten... (LTSpice hat bei mir noch keinen Visay SI2302 - der 2316 hat Vth 2V, Vgs 20V, statt 0.6 / 8V.)
Richard S. schrieb: > Da der nMOS nun ein Vth von 0.65V hat, reicht das wohl nicht zum > Abschalten... Mach paar kOhm zw. Gate und Source. Das sind vermutlich nur simulierte Reststromeffekte ... Andererseit muß man in der Schaltung auch keine Mosfets benutzen, die schon unter einem Volt einschalten wolen ...
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Jens G. schrieb: > Mach paar kOhm zw. Gate und Source. Das war der ursprüngliche entwurf. Damit schalteten die FETs nicht rasch genug ab. Daher die verschiednene iterationen. > Das sind vermutlich nur simulierte Reststromeffekte ... Leider von der Realität "simuliert". LTSpice zeigt das erwartete Verhalten (aber wenn ich das richtig verstehe, sind Effekte rund um Vgs_th, oder > Vgs_max auch nicht wirklich in Spice Modellen enthalten). > Andererseit muß man in der Schaltung auch keine Mosfets benutzen, die > schon unter einem Volt einschalten wolen ... Schon richtig. Nachdem ich einen solchen jedoch anderswo benötige (TL431 Shunt bei 3.3V möglichst niederohmig auf dem Referenzteiler und mit minimaler Leistung auf eine andere Spannung regeln) wollte ich vermeiden, zu viele verschiedene Komponenten zu nutzen. Da ich BJT pnp/npn so oder so brauche, und das mit der "Kurzschluß" Open-Collector-Variante wohl ausreichend für den Zweck funktioniert, lasse ich die FETs nun in dem Bereich ersatzlos weg. Zusammengefasst: mit einer doppelten Push-Pull Stufe, und generischen FETs kann man da durchaus vernünftige Schaltfrequenzen zusammenbekommen.
Eigentlich hatte ich mich aus diesem Thread schon gedanklich verabschiedet. Aber nach dieser Aussage muss ich mich doch noch mal melden: Richard S. schrieb: > Das war der ursprüngliche entwurf. Damit schalteten die FETs nicht rasch > genug ab. Daher die verschiednene iterationen. Nein, das war nicht annähernd der unrsprüngliche Entwurf. Du hast ein echtes Talent dafür, aus eindeutigen Sachverhalten einen möglichst undurchschaubaren Nebel zu erzeugen. Mit Schaltungen, die man sich anders vorstellen müsste als sie im Schaltplan gezeigt wurden. Und mit unklaren Aussagen wie dem "ursprünglichem Entwurf". Was genau meinst du damit? Die Schaltung mit verpoltem Q6? Oder die mit richtig gepoltem Q6, bei der das Gate mit einem Konstantstrom von 4,3V/10kOhm=0,43mA über 17V umgeladen wurde? Oder die Fassung mit Treiber-bjts in Emitterschaltung, bei der dem 8V-FET eine Gate-Source-Spannung von 24V aufgebraten wurde? Um den Nebel etwas zu lichten und um es klar zu sagen: jede dieser "ursprünglichen" Schaltungen war irgendwo zwischen mangelhaft und grob fehlerhaft. Und bei jeder dieser Schaltungen hätte man das auch schon in der Simulation erkennen können, wenn man die Simulation zur kritischen Analyse der Schaltung einsetzt (nicht nur zur Bestätigung der eigenen Erwartungshaltung). Ich hatte gestern schon geschrieben Achim S. schrieb: > Häng doch mal die Simulationsdatei an, dann lassen sich die Mängel > deiner Schaltung einfacher zeigen. Diese eindeutig fehlerhaften Entwürfe mit der aktuellen Schaltung mit zwei Emitterfolgern (Kollektorschaltung) gleichzusetzen ist in meinen Augen ein Witz. Diese Treiberschaltung mit bjt in Kollektorschaltung ist Standard, und wenn man sie halbwegs verstanden hat man muss sich schon Mühe geben um Bauteilkombinationen zu finden, bei der sich nicht funktioniert. Dir ist dieses Kunststück gelungen, indem du einen exotischen ultra-low-threshold FET für eine Anwendung einsetzt, bei der rein gar nichts für diesen Exoten-FET spricht. Mit so ziemlich jedem Standard-FET würde diese Schaltung dagegen gut funktionieren. Dann mach Jens G. einen Vorschlag, mit dem diese Standard-Treiberstufe auch den SI2302 funktioniert. Der vorgeschlagene Pulldown müsste in dieser Variante das Gate direkt bei der Schwelle nur um einige 10mV entladen (nicht wie im "ursprünglichen Entwurf" um viele Volt umladen). Und du ziehst den messerscharfen Schluss, der Vorschlag von Jens G. wäre wieder gleich schlecht wie dein "ursprüngicher Entwurf"? Ich widerspreche ein letztes Mal: der Vorschlag von Jens G. würde passabel funktionieren (auch wenn eine ungünstige Bauteilkombination vorliegt). Jeder deiner anderen "ursprünglichen Entwürfe" einer FET-Treiberstufe hätte - neben anderen Mängeln - den SI2302 sofort gehimmelt. Das mit "das war der ursprüngliche Entwurf" gleichzusetzen ist nicht wirklich angemessen.
Achim S. schrieb: > Augen ein Witz. Diese Treiberschaltung mit bjt in Kollektorschaltung ist > Standard, und wenn man sie halbwegs verstanden hat man muss sich schon > Mühe geben um Bauteilkombinationen zu finden, bei der sich nicht > funktioniert. Dir ist dieses Kunststück gelungen, indem du einen > exotischen ultra-low-threshold FET für eine Anwendung einsetzt, bei der > rein gar nichts für diesen Exoten-FET spricht. Mit so ziemlich jedem > Standard-FET würde diese Schaltung dagegen gut funktionieren. > > Dann mach Jens G. einen Vorschlag, mit dem diese Standard-Treiberstufe > auch den SI2302 funktioniert. Der vorgeschlagene Pulldown müsste in > dieser Variante das Gate direkt bei der Schwelle nur um einige 10mV > entladen (nicht wie im "ursprünglichen Entwurf" um viele Volt umladen). Ja, so isses. Richard S. schrieb: > Jens G. schrieb: > >> Mach paar kOhm zw. Gate und Source. > > Das war der ursprüngliche entwurf. Damit schalteten die FETs nicht rasch > genug ab. Daher die verschiednene iterationen. Nein, das war nicht der ursprüngliche Entwurf. Du sollst schließlich nicht die PushPull-Stufe durch den R ersetzen, sondern zusätzlich rein machen. Ich gebe zu, die von mir erwähnten Simulationseffekt waren wohl Blödsinn an der Stelle, sondern die Restspannung von einem knappen Volt am Gate rührt einfach von der BE-Spannung des NPN davor. Wenn Du unbedingt bei den LowestLevel-Mosfets bleiben willst, und willst selbst die leichte Restverzögerung durch den PullDown-R noch versuchen zu eliminieren, dann könnte man dort auch noch einen "0,6V-Levelshifter" reinbauen, in dem man zw. PushPull und Gate eine Diode reinschaltet (Katode an Gate), mit Pulldown-R zw. G und S, und einem C mit vielleicht 100nF parallel zur Diode schaltet. Damit eliminiert man die Ube der PushPull-Stufe, und zusätzlich wird das Gate im Bereich von Ugs_thres genau so schnell umgeladen wie die PushPull-Stufe es vermag.
Richard S. schrieb: > LTSpice hat bei mir noch keinen Visay SI2302 Man kann auch externe Modelle verwenden. Und wenn man 12V Gatespannung zur Verfügung hat, dann nimmt man keinen Logikpegel-MOSFET.
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