Crosstalk bei TQFP144 0.5mm Pitch Gehäusen

[Harald J. (Gast)]

Wollte mal fragen wie man herausfindet wie viel Crosstalk zwischen Pins 
innerhalb des Packages stattfindet. Kann ich zwei Clock Domain (50MHz) 
direkt an benachbarte Pins legen ohne Probleme zu bekommen?

[Andi B. (andi_b2)]

Ab welchem Wert der Übersprache bekommst DU Probleme?

Wie niedrig ist DEIN Quellenwiderstand?

Wie hoch ist DEINE Koppelkapazität?

[Der Zahn der Zeit (🦷⏳) (Gast)]

Den Fakt des Übersprechens zu berücksichtigen, ist prinzipiell richtig. 
Ihn aber auf das Übersprechen zwischen zwei Pins zu reduzieren, ist 
blauäugig. Die Zuleitungen werden mit hoher Wahrscheinlichkeit viel mehr 
Übersprechen erzeugen oder auch welches reduzieren können. Und dann ist 
die Frage, ob es z. B. um Vermeidung von Jitter oder "nur" um 
Verfälschung eines Bits geht. Also nach einem Zahlenwert zu fragen, wird 
nicht zur erhofften Antwort führen.

Wie auch immer: Bei FPGAs habe ich gesehen, dass zwischen zwei 
Pin-Paaren, die ein LVDS-Signal führen sollen, immer ein Pin frei 
gehalten werden soll.

[Purzel H. (hacky)]

Es ist in der Tat wichtig erst mal das Problem zu erkennen. Dann koennen 
Schritte unternommen werden das auch zu loesen. Die Loesung besteht nun 
darin zu bestimmen, wieviel Uebersprechen akzeptabel ist. Die Vermeidung 
von Uebersprechen geschieht dann in der Leitunsgfuehrung. Die 
Leiterplatte ist dann auch mindestens 4 lagig.

Reden wir von digitalen Eingaengen ? Dort kann man das Uebersprechen 
durch Verkleinerung der Geschwindigkeit, durch Abstaende, sowie 
Terminierungen, und Filterungen vermindert werden. Einen SPI Bus von 
einem Controller versehe ich zB mit 100 Ohm in Serie, und einem 1nF Cap 
am Eingang des Slaves. Bei schnellen Signalen ist jeweils Signal neben 
GND zu fuehren.

Reden wir von analogen Eingaengen ? Auch hier die Leitungsfuehrung, das 
GND Konzept, das Signalkonzept.
Die Leitungsfuehrung beinhaltet neben der Kopplung zur Nachbarleitung 
auch die aufgespannte Flaeche, duch welche per dynamischem Magnetfeld 
Stoerungen eingekoppelt werden koennen.
Das Signalkonzept kann auch sein, empfindliche Signal differentiell zu 
fuehren, und vor der Senke zu subtrahieren. Resp den ADC auf 
Differential Eingaengen laufen zu lassen.
Bei analogen Leiterplatten sollte man vielleicht besser mindestens 6 
Lagen vorsehen. Dabei Power GND und Signal GND zu trennen und zB am 
Power Stecker oder beim ADC zu verbinden. Also einen Lagenaufbau wie : 
von unten :
Signal, Signal GND, Power, Power GND, Signal GND, Signal, oder aehnlich. 
Einfach eine niedrigimpedante Lage neben einer Signal lage.

[Der Zahn der Zeit (🦷⏳) (Gast)]

Die Frage war ja eigentlich:
Harald J. schrieb:
> Crosstalk zwischen Pins innerhalb des Packages stattfindet
Das kann man nur teilweise durch externe Maßnahmen reduzieren. Mehr als 
eine niedrige Quellimpedanz an einem Eingang, um das kapazitive 
Übersprechen im Gehäuse zu reduzieren, fällt mir nicht ein. Jedenfalls 
nicht, ohne andere Kröten zu schlucken, wie reduzierte Spannung oder 
Flankensteilheit.

[Gustl B. (-gb-)]

Frei lassen nein. Die Pins haben schon eine Funktion. Aber die ist dann 
oft eben Masse oder Versorgungsanschluss.

[Gustl B. (-gb-)]

Gerald B. schrieb im Beitrag #6916902:
> Von den 10 kann ich dann nur 5 nutzen wegen crosstalk im Gehäuse?

Nein. Du kannst die so nutzen wie der Hersteller das im Datenblatt 
beschrieben hat. Bei den dort spezifizierten Datenraten stört der 
Crosstalk nicht. Wenn der stören würde hätte der Hersteller die Pins 
anders verteilt oder geringere Datenraten angegeben. Das ist auch 
tatsächlich der Fall, dass die erreichbaren Datenraten vom Package 
abhängen. Siehe z. B. 
https://www.xilinx.com/support/documentation/data_sheets/ds181_Artix_7_Data_Sheet.pdf 
Seite 15 Note 3.
Was es natürlich auch gibt sind NC Pins die unverbunden bleiben. Ist 
aber eher selten, dass Bausteine mit vielen IOs auch viele NC Pins 
besitzen. Zur Isolierung zwischen IOs werden üblicherweise 
Versorgungs/Massepins verwendet.