Mahlzeit, warum sagt mir der ERC nicht, dass hier ein net im Nichts endet? Kann/muss man speziell diese Prüfung irgendwo einschalten? Oder wie nennt man diese Geschichte, unter dangling wire finde ich nichts. Der ERC sollte sich nicht damit raus reden, dass das ja kein elektrischer Fehler ist (wie zwei Ausgänge verbunden). Irgendwer hat den ADC-Pin gelöscht und das ist ein Fehler. Wenn das letzte Stück net nicht wäre, würde ich es noch verstehen. Aber so muss es doch eine Warnung geben :(
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Bauform B. schrieb: > warum sagt mir der ERC nicht, dass hier ein net im Nichts endet? Weil das noch nie so war. > Kann/muss man speziell diese Prüfung irgendwo einschalten? Oder wie > nennt man diese Geschichte, unter dangling wire finde ich nichts. Das ist kein Fehler, wird also nicht geprüft. Was anderes sind nicht angeschlossen Eingänge an Bauteilen. > Der ERC sollte sich nicht damit raus reden, dass das ja kein > elektrischer Fehler ist (wie zwei Ausgänge verbunden). Irgendwer hat den > ADC-Pin gelöscht und das ist ein Fehler. Wenn das letzte Stück net nicht > wäre, würde ich es noch verstehen. Aber so muss es doch eine Warnung > geben :( Nö.
Bauform B. schrieb: > warum sagt mir der ERC nicht, dass hier ein net im Nichts endet? Weil das ja nicht so ist. Wenn R33/C17 nicht vorhanden wären, DANN wäre das Net nicht angeschlossen.
Falk B. schrieb: > Das ist kein Fehler, wird also nicht geprüft. Na klar ist das ein Fehler, ich muss auch die externen 24V messen ;) > Was anderes sind nicht angeschlossen Eingänge an Bauteilen. Stimmt, meistens gibt das eine Meldung. Aber völlig unabhängig davon: eine Verbindung, die im Nichts endet ist immer eindeutig falsch. Stephan schrieb: > Bauform B. schrieb: >> warum sagt mir der ERC nicht, dass hier ein net im Nichts endet? > Weil das ja nicht so ist. > Wenn R33/C17 nicht vorhanden wären, DANN wäre das Net nicht > angeschlossen. Ja, "net" war hier der falsche Ausdruck. "Der grüne Strich" hört sich aber auch doof an.
Moin, Eagle interessiert nicht wie du etwas zeichnest, nur was du verbindest. Es geht die Netzliste durch und schaut nach Netzen die nur einmal vorkommen. Eine Warnung würde ausgegeben werden wenn ein Netz (Ext_V) nur z.B. an R25 hängen würde. Da aber noch zwei andere Pins (von R33, C17) angeschlossen sind ist das kein Fehler bzw. keine Warning. Woher soll denn das Programm wissen dass du nicht nur die Verbindungsstelle benennen wolltest? Gruß Möwe
ERC ist nur eine Hilfe um auf eine gewisse Menge typischer Fehler hinzuweisen. Er ist nicht, kann nicht und sollte nicht schlauer sein als der Benutzer. Gerade letzteres würde zu einer anderen Sorte Fehler führen.
Bauform B. schrieb: > Stimmt, meistens gibt das eine Meldung. Aber völlig unabhängig davon: > eine Verbindung, die im Nichts endet ist immer eindeutig falsch. Die Verbindung endet nicht im Nichts. Sie verbindet 3 Bauteile miteinander, damit ist doch alles gut. Ob da jetzt der Schniepel raussteht oder nicht, ist egal. Für Eagle (und auch andere eCAD) ist das ein einziges Netz mit mindestens 2 Verbindungen und gut ist. Altium hätte da noch Ports im Angebot. Da könnte man einstellen, dass er bei einem Port ohne Gegenstück rummeckert. Für Eagle gibt es das nicht.
Sebastian R. schrieb: > Altium hätte da noch Ports im Angebot. Da könnte man einstellen, dass er > bei einem Port ohne Gegenstück rummeckert. Für Eagle gibt es das nicht. Bei PADs ist es z.B so dass man eine offene Leitung gar nicht ablegen kann, die muss immer an einem Pin oder Port enden.
Also gut, überredet (nicht überzeugt). Könnte ich diese Prüfung wohl mit den neuen KiCad-Regeln definieren? Möwe schrieb: > Woher soll denn das Programm wissen dass du nicht nur die > Verbindungsstelle benennen wolltest? Das ist doch eindeutig, am Ende der Linie ist kein Label angeklemmt. "EXT_V" steht irgendwo daneben.
Bauform B. schrieb: > Das ist doch eindeutig, am Ende der Linie ist kein Label angeklemmt. Für dich ist es eindeutig. Für ein Programm nicht. Sind mit dem Netzmindestens 2 Bauteile verbunden? Jop, alles gut. Ob da nun ein Label dran ist oder nicht oder ob eine Linie absteht oder nicht wird kein eCAD der interessieren, da eine einfache Linie kein "Anschluss" ist. Und das Label ist einfach nur dort, um dich als Betrachter über den Namen zu informieren. Das Netz hat auch ohne Label den gleichen Namen und die gleiche Funktion
Bauform B. schrieb: > Na klar ist das ein Fehler, ich muss auch die externen 24V messen ;) Tja, der ERC heißt so, weil er der Test auf elektrische Regeln ist. Er ist kein Benutzer-Fehler-Test. Aber wenn da jemand (wer eigentlich außer dir selber?) das Netz vom ADC-Eingang abgeklemmt hat, dann sollte genau dort eine elektrische Regel verletzt sein, nämlich entweder ein unverbundener Eingang am ADC oder ein Netz mit nur 1 Anschluß dran. Wenn aber der ADC-Eingang nicht als Input, sondern als Passiv im Symbol gekennzeichnet ist, dann kann man dort auch keine Fehler finden. Ist eigentlich alles logisch. W.S.
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Bauform B. schrieb: > Könnte ich diese Prüfung wohl mit den neuen KiCad-Regeln definieren? Fürs PCB geht das. (Bild) Führt aber zu ganz vielen Meldungen über angeblich offene Leiterbahnenden und ist m.E. meist witzlos. Dein schematic Problem ist keines das ein ERC finden kann oder finden sollte meiner Ansicht nach. Man verwendet ganz oft diese frei hängenden Netzlinien, um über Label zu verbinden und dabei irgendwie kenntlich zu machen das es da ein anderes Ende gibt wo das wieder ankommt. Es gibt Label, globale Label und hierachische Label bei Kicad. Wenn das weder ein globales Label sein soll, noch einen hierachischen Schaltplan verbindet, das ist es ein (lokales) Label. Woher soll das cad jetzt wissen ob da zwei, drei, vier andere Schaltungsteile über diese label verbunden werden oder ob hier einfach nur ein Name vergeben wurde? Das du da jetzt noch einen ADC Pin dran erwartest kann das CAD nicht wissen. Fürs Cad ist das einfach ein Netz das drei Bauteile verbindet, das mit einem Label einen Namen bekommen hat. Es kann ja nicht den Sinn einer Schaltung bewerten sondern nur ob fixe Regeln eingehalten wurden. Und da keine zwei output Pins aufeinander liegen, kein pin offen ist und auch sonst keine Regel verletzt wird, meldet der ERC eben nichts. Bauform B. schrieb: > Irgendwer hat den > ADC-Pin gelöscht Dummheit, Schlampigkeit aber das Vorrecht des Menschen. Das CAD tut nur was man ihm sagt. Sowas muss man im Designreview sehen oder wenn man sich beim Layout wundert das ein Pad frei ist an dem man ein Netz erwartet. Schlampig in den Libs herumgefuhrwerkt, nicht revisioniert, weder ein Designreview für die Lib noch für das schematic und beim Layout auch nicht aufgepasst und einfach den freien ADC Pin ignoriert. Sorry, aber das ist nunmal die Verantwortung der Designer. Bauform B. schrieb: > Der ERC sollte sich nicht damit raus reden, dass Und der Designer sollte sich nicht damit rausreden das der ERC Fehler nicht gefunden hat die er selbst durch mehrfache Fehler, Unterlassungen und Flusigkeit erst gebaut und dann nicht gefunden hat. Ja, ist ärgerlich, aber da muß man dann zu stehen. Wir alle machen Fehler. Wir sollten sie nur nicht ständig wiederholen und das erreichen wir nur wenn wir uns an die eigene Nase fassen und unsere Arbeitsweise anpassen. Außerdem sind Prototypen dazu da um alles das zu finden das man vorher verkackt hat. Je weniger Arbeit man sich vorher macht umso mehr hat man dann hinterher aber auch mit noch so vielen Reviews ist manches eben erst im Prototypen zu finden.
Max M. schrieb: > Führt aber zu ganz vielen Meldungen über angeblich offene > Leiterbahnenden und ist m.E. meist witzlos. Och, Wire Stubs zu finden und zu beseitigen ist nicht verkehrt, wenn man das Layout aufräumen will. Bei manchen Signalen ist's sogar sehr praktisch, wenn sie keine Antenne haben.
Bauform B. schrieb: > Könnte ich diese Prüfung wohl mit den neuen KiCad-Regeln definieren? M.W. können in Kicad nur Design Rules, aber keine Electrical Rules vom Benutzer definiert werden. Man könnte allenfalls ein Plugin mit zusätzlichen Prüfungen schreiben, dass dann aber zusätzlich zum ERC gestartet werden müsste. So etwas sollte auch in Eagle mit einem ULP möglich sein. Grundsätzlich ist diese "Sackgassenleitung" nur ein Schönheitsfehler, und der ERC ist nun einmal kein BRC (Beauty Rule Check). Natürlich kann ein Schönheitsfehler auch auf einen tatsächlichen Fehler hindeuten, aber in den allermeisten Fällen kommen Sackgassen, unnötig verwinkelte Leitungen, geschlossene Leiterschleifen u.ä. durch Unachtsamkeit des Erstellers zustande. Aber du kannst ja gerne mal einen BRC schreiben, der genau solche Dinge aufspürt und sie am besten auch gleich – ggf. nach Bestätigung durch den Benutzer – beseitigt.
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Yalu X. schrieb: > Beauty Rule Check Pimp my schematic ;-) Und da scheiden sich schon die Geister. WENN ein Label verschiedene Schaltungsteile verbinden, erwarte ich sogar so einen Stub. Ich hasse es, wenn irgendwo mitten in der Schaltung ein Label hängt, das eine nicht deutlich erkennbare Verbindung zu einem anderen Schaltugsteil herstellt, wo das Label wieder irgendwo in der Mitte hängt. Mit diesen Stubs kann ich wenigstens nach anderen Stubs Ausschau halten. Also label ohne Stub = Benennung des Signals, führt aber nirgendwo anders hin. Label mit Stub = Benennung und führt zu einem anderen Schaltungsteil auf dem gleichen Blatt. Ein globaler Port wäre dann das Zeichen das das Netz auf einem anderen Schaltplanblatt weitergeht. Hierachische Schaltpläne können ja wohl immer noch einige CAD Programme nicht. Viele sind auch zu faul das sauber hierachisch zu zeichnen und rotzen dann eben 10 Blätter raus wo man die Querverbindungen selber suchen darf.
Yalu X. schrieb: > Grundsätzlich ist diese "Sackgassenleitung" nur ein Schönheitsfehler, > und der ERC ist nun einmal kein BRC (Beauty Rule Check). BRC, das ist es, so passt wieder alles zusammen. > Natürlich kann ein Schönheitsfehler auch auf einen tatsächlichen > Fehler hindeuten wie hier. Und der ERC war einfach das falsche Werkzeug. Unschön ist natürlich, dass auch bessere Programme als Eagle keinen BRC haben. Oder kennt den nur niemand? Immerhin muss ich deswegen nicht auf KiCad umsteigen ;)
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Bauform B. schrieb: > Der ERC sollte sich nicht damit raus reden, dass das ja kein > elektrischer Fehler ist (wie zwei Ausgänge verbunden). Irgendwer hat den > ADC-Pin gelöscht und das ist ein Fehler. Guter Hinweis, eagle zeigt das tatsächlich nicht an. Hab ich in meine Checkliste aufgenommen. Auch die Lösung: eagle_sch_unconnected_pins.ulp Download: https://gist.github.com/rkprojects/647b45754eb844d3f4197648c2c7c825 Diskussion: https://forums.autodesk.com/t5/eagle-forum/erc-inconsistency-in-checking-unconnected-pins/td-p/8736784
Bauform B. schrieb: > Das ist doch eindeutig, am Ende der Linie ist kein Label angeklemmt. > "EXT_V" steht irgendwo daneben. Nochmal: Wo das räumlich auf dem Schaltplan gemalt ist, ist Eagle sch..ßegal. Es zählt einzig, zu welchem Netz das Label gehört. Selbst bei Bauteilen kannst du Name und Wert sonstwohin schieben, das ändert an der Logik nichts.
Bauform B. schrieb: > Irgendwer hat den > ADC-Pin gelöscht und das ist ein Fehler. Wer auch immer... Aber: einen ADC-Pin kann man nicht löschen, genausowenig wie irgend einen anderen Pin. Man kann stattdessen ein ganzes Symbol löschen, alles andere geht nicht - jedenfalls nicht separat für einen Pin. Also drücke dich lieber präziser aus, sonst laufen wir hier Gefahr, aneinander vorbei zu reden. Meine Vermutung war und ist, daß der TO das Netz vom ADC-Pin durch Löschen des letzten Netzsegments (oder eines davor) getrennt hat. Für das restliche Netz ist das elektrisch unbedeutend, allenfalls ergibt es einen elektrischen Fehler am ADC-Pin, entweder wegen "Eingang unbeschaltet" oder wegen "Nur 1 Anschluß am Netz" - aber das hängt von der Gestaltung des Symbols ab und nicht von Eagle. W.S.
Beitrag #6951496 wurde von einem Moderator gelöscht.
W.S. schrieb: > einen ADC-Pin kann man nicht löschen, > genausowenig wie irgend einen anderen Pin. Wir reden von Eagle und du bist doch ein Eagle-Fan? Bei dem Device im Anhang kann man jeden Pin einzeln löschen. Und vor allem frei plazieren, zwecks der Schönheit, BRC regelt ;)
Bauform B. schrieb: > Wir reden von Eagle und du bist doch ein Eagle-Fan? Bei dem Device im > Anhang kann man jeden Pin einzeln löschen. Also erstens bin ich kein Fan von irgend etwas und zweitens war hier die Rede vom Schematic und dem ERC und nicht vom Lib-Design. In einer Bauteile-Bibliothek kann man logischerweise Bauteile nach Belieben bearbeiten, das ist wohl allen hier klar. Auch mir. W.S.
W.S. schrieb: > zweitens war hier die Rede vom Schematic und dem ERC und nicht > vom Lib-Design. In einer Bauteile-Bibliothek kann man logischerweise > Bauteile nach Belieben bearbeiten aber mit so einem Lib-Design kann man das Bauteil auch im Schematic bearbeiten. Jeder Pin ist ein Gate und wie beim 7400 muss nicht jedes Gate im Schaltplan auftauchen.
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