Xilinx Zynq 7000: Delay Control

Andre schrieb:
> Die zweite Frage bezieht sich auf variabel Verstellung des Delays.
> Welche praktischen Möglichkeiten gibt es?

Variante 1:
Du kannst das Delay per CE und INC synchron zum C Takteingang einen Tap 
pro Taktzyklus inkrementieren bzw. dekrementieren.
CE = 1, INC = 1 -> + 1 Tap / Takt
CE = 1, INC = 0 -> - 1 Tap / Takt
CE = 0, INC = x -> nix passiert.

Variante 2:
Synchron zum C Takteingang mit LD und CNTVALUEIN das neue Delay setzen.

Das steht aber auch alles in UG471 bei der Beschreibung der IDELAYE2 
Primitive.

Damit das alles funktioniert, braucht es aber nicht nur ein IDELAYE2 pro 
zu verzögerndem Pin, sondern auch noch eine Instanz des IDELAYCTRL pro 
benutzter Clock Region.

Danke für die Antwort...

Wenn man einen Schritt zurückgeht und das Delay von der ARM9 CPU (Bare 
Metal) verstellen möchte, sieht es so aus, als müsste man sich um das 
Interfacing selbst kümmern.

Ich sehe keine AXI Schnittstelle über die Driver-Files im Vitis/SDK 
erzeugt werden, um die Signale für Variante 1 (CE = 1, INC) oder 
Variante 2 (LD und CNTVALUEIN) setzen zu können.

Zum Bespiel mit den IPs AXI GPIO oder dem Clock Wizard (Option Dynamic 
Reconfig: activ) ist es möglich, die IPs über den Zynq zu steuern.

Prinzipiell braucht es da nur ein memory-mapped Register mit ausreichend 
Bits an die die INC/CE Signale angeschlossen werden. Das sind eigentlich 
nur wenige Zeilen VHDL/Verilog um einen passendes AXI-Modul zu bauen.

Siehe z. B. hier: 
https://www.hackster.io/j-abate/integrating-zynq-ps-and-pl-with-memory-mapped-registers-292a42

Ich habe sowas allerdings noch nicht selbst gemacht. Unsere FPGA-Designs 
haben Register auf die über ein PCIe-Interface vom Host-PC zugegriffen 
wird. Damit funktioniert das IDELAY-Verschieben aber ohne großen 
Aufwand.

Hallo,
ich hatte etwas Zeit, mich mit dem Thema weiterzubeschäftigen.

Das Board welches ich benutze (Zturn Board (Xilinx Zynq-7020) von MYIR
Tech Limited) bzw. die Variante des Zynq7000 hat kein ODelay an Board.

Bevor ich einen RTL-Ansatz verfolge, habe ich erste Tests mit dem 
HLS-Tool von Xilinx gemacht.

1

#include<ap_utils.h>

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void delay(volatile int x, volatile bool input, volatile bool &output){

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#pragma HLS INTERFACE ap_none port=input

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#pragma HLS INTERFACE ap_none port=output

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#pragma HLS INTERFACE s_axilite port=x bundle=CRTLS

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  static int delayValue = 1;

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  if (x<0){

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    delayValue = 0;

14

  }else{

15

    delayValue= x;

16

  }

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18

  if(input==false)

19

  {

20

    ap_wait_n(delayValue);

21

  }

22

        output = input;

23

}

Mit diesem Ansatz lässt sich ein Input-Signal um x-Clock-Cycles über das 
AXI-Interface verschieben. Das konnte ich am Oszi-Messen.
Bei einer Frequenz von 10 Hz und x=1, gab es eine Verzögerung von ca. 40 
ns.
Meine Frage zielt nun auf die Optimierung ab.
Wie fein kann ein Delay eingestellt werden, über HLS?

Schönes Wochenende

Jede 'Software' kann nur so gut sein, wie die zugrundeliegende Hardware.
Schau dir an, wie dein Delay in Hardware umgesetzt wird, dann kannst du 
dir die Frage selbst beantworten.

Duke

P.S.: Die üblichen IO-Delays von Xilinx erlauben Abstufungen von einigen 
zehn Picosekunden.

Christian R. schrieb:
>> Wie fein kann ein Delay eingestellt werden, über HLS?
>
> So schnell wie deine IOs getaktet werden können. Ich habe ein Artix
> Design, bei dem ich die OSERDES dafür missbrauche, einen Puls in Länge
> und Verzögerung in 1ns Schritten einzustellen (8:1 Mode DDR, 125 MHz
> System-Takt, 500 MHz IO-Takt). Klappt bestens.

Danke für den Tipp mit der OSERDES. Das werde bei Gelegenheit testen und 
berichten.