Altium: Polygon an jeder Stelle mit Netz verbinden

Problem selbst gelöst.

Design -> Design Rules -> Plane -> Polygon Connect Style -> Polygon 
Connect, dann auf Direct Contact stellen

W.S. schrieb:
> Du scheinst mir eher zu den Leuten zu gehören, die zu bequem sind, ihr
> GND Netz vor dem Legen von Polygonen sauber zu verlegen. Nach dem
> Motto "es wird schon überall GND hinkommen".
>
> Man kann das zwar machen und oftmals funktioniert das auch, aber gut
> finde ich sowas nicht. Verlege dein GND lieber vorher und dediziert, das
> bringt dann auch etwas eigenes Nachdenken über's Layout mit sich.
>
> W.S.

Ich habe mein GND Netz vor dem verlegen von Polygonen ausgelegt. 
Verstehe auch nicht was das mit der Frage zutun haben soll. Danke 
trotzdem für deine Anteilnahme

W.S. schrieb:
> So ein Satz ergibt nur dann einen Sinn, wenn ein Pin deines Bauteils
> (sprich footprint) zwar zum Netz gehört, aber nicht ohnehin mit dem
> Polygon verbunden ist.

der Satz hat einen kleinen Fehler, der aber klar wird, wenn man den Satz 
richtig interpretiert. Klarer wird es hierdurch:

Bob E. schrieb:
> Aktuell werden nur kleine "Brücken" gelegt.

er meint somit vermutlich die thermal Anschlüsse an Pads, welche er 
verhindern will. Klarer wird das, wenn man sich seine eigene Antwort 
anschaut:

Bob E. schrieb:
> Design -> Design Rules -> Plane -> Polygon Connect Style -> Polygon
> Connect, dann auf Direct Contact stellen

Das bewirkt nämlich genau das die Polygone nicht über thermals, sondern 
vollflächig angebunden werden.

Der TO sollte sich aber über 2 Dinge im Klaren sein: 1. es kann zu 
kalten Lötstellen (bzw: bei THT bekommt man ICs dann fast nicht mehr 
zerstörungngsfrei aus einer Mehrlagenplatine heraus) oder Thombstoning 
kommen, wenn man dies global anwendet. Insbesondere kleine SMD 
Kondensatoren sind von letzterem betroffen, die werden dann nämlich zur 
Leiterbahn, welche zumeist dünner und damit schneller warm ist, 
hingezogen. Deshalb ist es meist besser, für spezielle Bauteile 
Ausnahmen zu generieren und die Regel ansonsten zu belassen, wie sie 
ist.

Wühlhase schrieb:
> Ich verstehe zwar nicht warum, aber es gilt unter
> Eaglebenutzern als einzig korrekter Arbeitsweg.

vielleicht ist der Eagle DRC nicht in der Lage, ein nicht verbundenes 
Netz zu finden? Oder er gibt es nur als verbunden an, wenn ein Leiterzug 
das Pad berührt. Oder aber man traut Eagle noch nichtmal soweit über den 
Weg, dass man in Frage stellt, dass eagle die Polygone richtig deckend 
erzeugt. Keine Ahnung. Ich arbeite so nicht, hab aber auch kein Eagle.

Christian B. schrieb:

> Der TO sollte sich aber über 2 Dinge im Klaren sein: 1. es kann zu
> kalten Lötstellen (bzw: bei THT bekommt man ICs dann fast nicht mehr
> zerstörungngsfrei aus einer Mehrlagenplatine heraus) oder Thombstoning
> kommen, wenn man dies global anwendet. Insbesondere kleine SMD
> Kondensatoren sind von letzterem betroffen, die werden dann nämlich zur
> Leiterbahn, welche zumeist dünner und damit schneller warm ist,
> hingezogen. Deshalb ist es meist besser, für spezielle Bauteile
> Ausnahmen zu generieren und die Regel ansonsten zu belassen, wie sie
> ist.

Hallo Christian,
danke für deinen Einwand. Ich habe mal recherchiert und nachgelesen, da 
ich davon vorher nichts wusste.
Zutreffen tut das bei mir auf der LP jedoch nicht, weil ich diese 
Polygone nur auf den Innenlagen habe und die somit nur mit dem Via 
vollständig verbunden sind, nicht dem Bauteil selbst.
Lieben Gruß

Naja, nagut, ein Bauteil ist aber per definition etwas vollkommen 
anderes als ein Via :)

Die Ausgangsfrage ist beantwortet.
Daher nur ein Rat, niemals ohne Wärmefallen. In der Connect Rule die 
Anschlüsse dicker machen aber an Bauteilen nie auf "dircet connect" 
gehen. Wenn sie nur für VIAs sein soll, dann die Rule entsprechend 
einschränken.