Anfänger: Frage zu Signaländerung

[Strohzirkus (Gast)]

Hi,
 habe eine Frage zur Signaländerung.
Habe gerade aber noch ein Problem mit meiner einfachen Testbench.
Die Simulation startet nicht, seitdem ich einen Reset eingeführt habe..

Will dabei schauen, wann meine Testsignale inkrementiert werden.
Weil sobald die CLK High Wird wird das Signal verändert.

Kann das noch nicht unterscheiden zwischen Takt und Deltazyklus.

Im Anhang ist das das ganze ohne Reset simuliert. Aber da ist noch zu 
viel Spielraum für die Interpretation.

library IEEE;
use IEEE.STD_LOGIC_1164.ALL;

use IEEE.NUMERIC_STD.ALL;



entity signaltest is
--  Port ( );
end signaltest;

architecture Behavioral of signaltest is
    signal test : unsigned (47 downto 0)  :=X"000000000000" ;
    signal numbertest : integer := 0;
    signal clk1 : std_logic := '0';
    signal reset_tb : std_logic := '1';
---
begin

reset_p :process 
begin
    reset_tb <= '1';

    wait for 10 ns;
    reset_tb <= '0';
    wait; -- forever...

end process reset_p;

clk1_gen : process 
begin
   if(reset_tb = '0') then
        clk1 <= '0';
        wait for 10 ns;
        clk1 <= '1';
        wait for 10 ns;
    else
    end if;
end process clk1_gen; 

test_p : process (clk1,test,numbertest)
begin
if rising_edge(clk1) then
    test <= test +1 ;
    numbertest <= numbertest +1 ;
end if;
    
end process test_p;

end Behavioral;

[Strohzirkus (Gast)]

Außerdem denke ich:
Prozess wird sequentiell abgearbeitet und dann werden auch schon die 
Signale aktualisiert.
Das geschieht einfach ganz schnell sobald die clk Flanke high wird in 
diesem Fall.
Deswegen sieht man eine direkte Änderung , wenn die clk-Flanke high wird 
oder?

[Lothar M. (Firma: Titel) (lkmiller) (Moderator)]

Strohzirkus schrieb:
> Prozess wird sequentiell abgearbeitet und dann werden auch schon die
> Signale aktualisiert.
Die Signale werden am Ende des Prozesses oder beim nächsten wait 
aktuelisiert.

Strohzirkus schrieb:
> test_p : process (clk1,test,numbertest)
Da gehört nur clk1 rein. Denn nur die Änderung von clk1 macht eine 
Neuberechnung des Prozesses nötig.

> Weil sobald die CLK High Wird wird das Signal verändert.
Ja klar. Passt doch. In der Verhaltenssimulation gibt es keine 
Verzögerungen.

> Die Simulation startet nicht, seitdem ich einen Reset eingeführt habe..
Weil dein clk1_gen Prozess sich im Fall reset_tb = '1' zu Tode rechnet. 
Denn da ist in diesem Fall kein "wait" drin, der Prozess wird ewig und 
dreieihalb Tage durchlaufen und die Simulationszeit nicht erhöht.

Mein Tipp: lass den Reset für den Takt einfach weg. In der Praxis gibt 
es das sowieso nicht, da läuft der Takt immer durch, der Reset schaltet 
den nicht ab.

[Strohzirkus (Gast)]

danke danke danke :D

[J. S. (engineer)]

Wirf mal die Abhängigkeit des Taktes vom Reset raus, oder formuliere es 
komplett. Der Else-Zweig ist leer.