Alterung von FPGAs - Umgang mit Degradation

[Franko (Gast)]

In einem Forum wurde über Publikationen zum Thema Alterung von Chips und 
Digitaltechnik berichtet und auf einen Link verwiesen, der aber auf ein 
paper hinter einer Paywall geht - "members only".

Die Diskussion zeigte aber, dass das ein ernsthaftes Thema ist, dass 
mich etwas unsicher werden lässt. Dargelegt ist eine Degradation von 
(optisch abgelesen) 30% in Richtung verschlechterten Anstiegen der 
Signalflanken über eine Zeit von 5-10 Jahren bei Silizium-Chips, wie sie 
auch bei FPGAs benutzt werden und FPGAs sind als Beispiel auch 
ausdrücklich erwähnt.

Die Frage ist nun: Wird das berücksichtigt? Wer macht das?

Ist das in den Timing-Modellen drin, damit das Werkzeug das kann oder 
muss man als Designer Rücksicht nehmen?

Als ich noch verstärkt FPGAs gemacht habe, haben wir einfach 10% 
schnellere Takte eingestellt und gut wars. Es hat sich nie etwas 
Negatives gezeigt.

Lege ich 30% Degradtion für einen Takt oder ein Datensignal zugrunde, 
gelange ich aber zu a) mehr Verzögerung und b) mehr Jitter in beiden 
Richtungen, also ein um ein entsprechend verringertes Timing budget. Für 
ein typische du/dt einer Signalflanke in Silizum heutiger Strukturen für 
FPGAs im Bereich 500MHz, fliegen da wenigstens 50ps in die Tonne. Für 
die Taktunsicherheit habe ich anhand einer Messung an ASICs (5MHz Takt) 
einen Bereich von 20ps ausgemacht. Hochgerechnet auf einen um Faktor 10 
langsameren FPGA wären das maximal 200ps - real klar darunter.

Wenn ich jetzt mal von 100ps in beide Richtungen rechne 
(FIFO-under-overrun-Problem mit zwei Takten) müsste man eigentlich 200ps 
Taktunsicherheit rechnen.

Ist das so?

Es müsste dann reichen, dafür zu sorgen, dass man immer diese 200ps 
Reserve hat, wenn die Synthese durch ist. Andere Meinungen?

[Lothar M. (Firma: Titel) (lkmiller) (Moderator)]

Franko schrieb:
> In einem Forum wurde über Publikationen zum Thema Alterung von Chips und
> Digitaltechnik berichtet
Wo denn? Gibt's da einen Link dazu?

[Duke Scarring (Gast)]

Franko schrieb:
> Die Frage ist nun: Wird das berücksichtigt? Wer macht das?
Das das ein ernsthaftes Problem wäre höre/lese ich hier zum ersten Mal.
Ansonsten ist den Chipherstellern schon bekannt, das es Elektromigration 
gibt:
https://de.wikipedia.org/wiki/Elektromigration

Meine Erfahrung ist eher die, das irgendwo die Stromversorgung nach all 
der Zeit Probleme macht und wie auch immer ausfällt.
Oder speziell bei FPGA, das der Konfigurationsspeicher Ärger macht.

Da vermutlich nicht alle FPGA-Designs auf die maximale Anstiegszeit 
ausgelegt sind, dürfte das auch nur recht selten Probleme machen.

Duke

[Christoph Z. (christophz)]

> In einem Forum wurde über Publikationen zum Thema Alterung von Chips und
> Digitaltechnik berichtet

Die Frage ist, über welchen Alterungseffekt wir sprechen.
Elektromigration wurde schon genannt, in meiner Branche kommt Alterung 
durch Gammastrahlung dazu.

> Die Frage ist nun: Wird das berücksichtigt? Wer macht das?
>
> Ist das in den Timing-Modellen drin, damit das Werkzeug das kann oder
> muss man als Designer Rücksicht nehmen?

Für die FPGAs die für die Raumfahrt zugelassen sind, wird das getestet, 
gemessen und in den Timingmodellen berücksichtigt. Das ist Teil vom 
Service vom Hersteller für diese sehr sehr teuren FPGAs.

[Gustl B. (-gb-)]

Auch. Und weil der Rest so teuer ist.

[dfIas (Gast)]

Christoph Z. schrieb:
> Für die FPGAs die für die Raumfahrt zugelassen sind, wird das getestet,
> gemessen und in den Timingmodellen berücksichtigt. Das ist Teil vom
> Service vom Hersteller für diese sehr sehr teuren FPGAs.
Allerdings spricht man dort nicht von Alterung, sondern von TID 
(teilweise auch noch TNID), also die nicht und ionisierenden 
Strahlendosen. Die gehen dann beim worst-case mit in die 
Simulationsmodelle ein.
Gravierender als das veränderte Timing sind bei hoher Dosis die 
überproportional ansteigenden Leckströme (bei einigen Typen sprechen wir 
hier von mehreren zusätzlichen 100 mA!).
Das Alter wird in die Qualifizierungsphase vorgelegt, so dass man keine 
überlagerten Bauteile (grob nach 10 Jahren, je nach Bauteil) mehr 
einsetzen darf oder diese re-qualifizieren müsste.
Ansonsten kommt das Thema Alterung verstärkt bei Präzisionswiderständen, 
Quarzschwingern und OPs vor. Bei den FPGAs würde ich Alterungseffekte 
vorsichtig in die zweite Reihe verschieben.

[FPGA (Gast)]

Ich kann das von oben unterschreiben. Was auf lange Sicht Probleme macht 
sind ganz typisch elektrolytische Kondensatoren -> Power-Supply Probleme 
oder nicht-volatiler Speicher im Allgemeinen.