Gast
#7077954
In einem Forum wurde über Publikationen zum Thema Alterung von Chips und Digitaltechnik berichtet und auf einen Link verwiesen, der aber auf ein paper hinter einer Paywall geht - "members only". Die Diskussion zeigte aber, dass das ein ernsthaftes Thema ist, dass mich etwas unsicher werden lässt. Dargelegt ist eine Degradation von (optisch abgelesen) 30% in Richtung verschlechterten Anstiegen der Signalflanken über eine Zeit von 5-10 Jahren bei Silizium-Chips, wie sie auch bei FPGAs benutzt werden und FPGAs sind als Beispiel auch ausdrücklich erwähnt. Die Frage ist nun: Wird das berücksichtigt? Wer macht das? Ist das in den Timing-Modellen drin, damit das Werkzeug das kann oder muss man als Designer Rücksicht nehmen? Als ich noch verstärkt FPGAs gemacht habe, haben wir einfach 10% schnellere Takte eingestellt und gut wars. Es hat sich nie etwas Negatives gezeigt. Lege ich 30% Degradtion für einen Takt oder ein Datensignal zugrunde, gelange ich aber zu a) mehr Verzögerung und b) mehr Jitter in beiden Richtungen, also ein um ein entsprechend verringertes Timing budget. Für ein typische du/dt einer Signalflanke in Silizum heutiger Strukturen für FPGAs im Bereich 500MHz, fliegen da wenigstens 50ps in die Tonne. Für die Taktunsicherheit habe ich anhand einer Messung an ASICs (5MHz Takt) einen Bereich von 20ps ausgemacht. Hochgerechnet auf einen um Faktor 10 langsameren FPGA wären das maximal 200ps - real klar darunter. Wenn ich jetzt mal von 100ps in beide Richtungen rechne (FIFO-under-overrun-Problem mit zwei Takten) müsste man eigentlich 200ps Taktunsicherheit rechnen. Ist das so? Es müsste dann reichen, dafür zu sorgen, dass man immer diese 200ps Reserve hat, wenn die Synthese durch ist. Andere Meinungen?