DCDC mit DAC+ADC einstellen oder einen SPDT+Rs verwenden?

[Gustl B. (-gb-)]

Hallo,

für ein Projekt bei dem ich gerade am Planen dran bin brauche ich 
einstellbare Bankspannungen für ein paar Bänke am FPGA.

Ich brauche nur ein paar feste Spannungen zwischen denen ich wählen 
kann. 1.8 V, 2.5 V und 3.3 V.

Jede Bank soll dazu einen DCDC (oder einen Ausgang eines 
mehrkanal-DCDCs) bekommen.

Aber wie wählt man die Spannung?

1. Möglichkeit:
DAC (+ ADC) die den FB-Pin am DCDC beeinflussen.
Nachteil: Kostet (egal) und man braucht Software/Hardware (I2C/SPI/... 
Komponente im FPGA).

2. Möglichkeit:
Einen SPDT mit Enable/Inhibit am Feedback um mit insgesamt vier Rs 
zwischen 3 festen Spannungen zu wählen.
Mit dem SPDT werden zu den festen Rs am FB-Pin jeweils keiner (Inhibit = 
H), oder einer von zwei weiteren Widerständen parallel geschaltet.
Nachteile: Nicht regelbar.

Hat 2. weitere Nachteile? Für mich sieht das sehr einfach aus, braucht 
nur zwei FPGA IOs und die muss man nur statisch belegen.

Danke!

[Helge (Gast)]

SPDT? Du nimmst 2 n-Ausgänge, die jeweils einen Widerstand im feedback 
nach GND schalten. Oder halt 2 normale Ausgänge mit einem nmos dazu. 
Dann kommt z.B. raus 11 = 3,3V, 10 = 2,5V, 00 = 1,8V.

[Gustl B. (-gb-)]

Gute Idee! Dann kann ich die Widerstände abschalten indem ich den 
Ausgang hochohmig schalte.
Danke, das ist ja noch einfacher.

[Andrew T. (marsufant)]

Im Prinzip also derart wie es z.B. mit einem LM317 schon in den 80ern 
beschrieben wurde (nur, das Du statt des ADJ_LM317 den 
ADJ_dcdc_converter nimmst).

Das Bild zeigt wie es gedacht ist.

[Gustl B. (-gb-)]

Kann man statt der Transistoren auch einfach nur FPGA IOs nehmen?

Ich habe jetzt einige Zeit gesucht, aber mir ist unklar ob die nach 
Masse durchschalten oder nicht. Einen genauen Aufbau der IO-Zelle habe 
ich nicht gefunden der sowas zeigen würde.

[Wolfgang (Gast)]

Gustl B. schrieb:
> Einen SPDT mit Enable/Inhibit am Feedback um mit insgesamt vier Rs
> zwischen 3 festen Spannungen zu wählen.

Warum nicht zwei einfache MOSFETs bzw. Open-Drain Ausgänge, die jeweils 
einen Widerstand parallel zum unteren Widerstand des FB-Spannungsteilers 
schalten?

> Ich brauche nur ein paar feste Spannungen zwischen denen ich wählen
> kann. 1.8 V, 2.5 V und 3.3 V.

> Nachteile: Nicht regelbar.

Verstehe ich nicht. Wieso ist das ein Nachteil, wenn du feste Spannungen 
brauchst?

[Gustl B. (-gb-)]

Wolfgang schrieb:
> Wieso ist das ein Nachteil, wenn du feste Spannungen
> brauchst?

Weil die Spannung bei höherer Last ja doch etwas einbrechen kann. Dann 
wäre Nachregeln gut.

Wolfgang schrieb:
> Open-Drain Ausgänge

Hat ein FPGA nicht (bei den normalen IOs). Daher die Frage ob es reicht 
da eine '0' zu treiben.

[Achim S. (Gast)]

Gustl B. schrieb:
> Hat ein FPGA nicht (bei den normalen IOs). Daher die Frage ob es reicht
> da eine '0' zu treiben.

eine 0 zu treiben schaltet auf GND durch (funktioniert also). den IO auf 
High-Z zu setzen ist gleich gut zu einem hochohmigen open drain, solange 
die Spannung am IO innerhalb des Versorgungsbereichs bleibt.

du solltest es halt so auslegen, dass nichts gefährliches passiert, 
solange die IOs noch nicht kontrolliert schalten (beim Laden der 
Konfiguration)

[Wolfgang (Gast)]

Gustl B. schrieb:
> Weil die Spannung bei höherer Last ja doch etwas einbrechen kann. Dann
> wäre Nachregeln gut.

Dann hast du den Sense-Eingang an der falschen Stelle angeschlossen.
Das Nachregeln sollte die Regelung machen.

[Wolfgang (Gast)]

Gustl B. schrieb:
> Hat ein FPGA nicht (bei den normalen IOs).

Lassen sich IOs bei einem FPGA nicht zwischen Eingang und Ausgang 
umschalten?
Bei der Bezeichnung IO hätte ich das erwartet oder ist das fest 
"verdrahtet"?

[Gustl B. (-gb-)]

Wolfgang schrieb:
> Lassen sich IOs bei einem FPGA nicht zwischen Eingang und Ausgang
> umschalten?

Doch, klar. Man kann also auch Low ausgeben wenn du das meinst. Aber das 
ist glaube ich kein open drain.

Wolfgang schrieb:
> Dann hast du den Sense-Eingang an der falschen Stelle angeschlossen.
> Das Nachregeln sollte die Regelung machen.

Ist korrekt, das mache ich wohl noch falsch. Muss ich den Sense/FB Pin 
dann wirklich irgendwo unter/sehr nah am FPGA anschließen für z. B. 
VCCINT? Da kommen dann doch ein paar cm Leiterbahn dazu. Bisher hab ich 
den FB Pin vom DCDC immer hinter dem letzten Kondensator abgegriffen. 
Wobei "letzter" natürlich falsch ist. Wenn am DCDC hinter der Spule noch 
zwei dicker Kondensatoren sitzen dann ist mein Abgriff dahinter. Aber 
von dort aus geht es dann zur Last und die hat lokal auch noch 
Kondensatoren. Kleinere, aber mehrere. Das sind dann eigentlich die 
letzten Kondensatoren aus Sicht des DCDCs. Aber das ist eben weit(er) 
weg vom FB Pin.

[Gustl B. (-gb-)]

Und so hab ich das jetzt gebaut. Funktioniert.