Forum: FPGA, VHDL & Co. Libero SmartDesign: Instanz wird rausgeschmissen


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von Markus (Gast)


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Hallo,

ich versuche ein Design mit einem Empfänger und 2 Instanzen des gleichen 
Senders an einem Signal zu designen. Die Ports sind als INOUT definiert.
Der Sender treibt nur bei enable.
Leider wird beim synthetisieren eine Senderinstanz rausgeworfen, weil 
die angeblich nichts treibt.

Woran könnte das liegen?

Vielen Dank,
Markus

von Markus F. (mfro)


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Markus schrieb:
> Woran könnte das liegen?

Höchstwahrscheinlich daran, dass die Senderinstanz nichts treibt.

Ohne Code wird man dir nicht viel weiterhelfen können.

von Markus (Gast)


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Markus F. schrieb:
>> Woran könnte das liegen?
>
> Höchstwahrscheinlich daran, dass die Senderinstanz nichts treibt.

Stimmt. Problem ist gelöst.
Ich hatte vermutet, daß irgendeine portspezifische Einstellung im 
SmartDesign schuld ist, aber es war wirklich nur ein fehlendes enable 
Signal.

Markus

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