Vivado synth error "subprogram body is not allowed in package declaration"

dfIas Gast #7269087
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Moin zusammen!
Ich versuche gerade, VHDL-Sourcecode, der auf der ISE Design Suite 14.7 
anstandslos läuft, auf Vivado 2022.1 anzupassen. Die Synthese meckert 
dort über folgendes:
[Synth 8-4665] subprogram body is not allowed in package declaration
In dem Package steht:
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library IEEE;

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use IEEE.STD_LOGIC_1164.all;

3
use IEEE.NUMERIC_STD.all;

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5
package reg_package is

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  -- type.major.minor.build (8.8.8.8)

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  constant VERSION_INFO  : std_logic_vector (31 downto 0) := x"07010b01";

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  [...]

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  function fRand (d1 : std_logic_vector) return std_logic_vector is

12
  begin

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    return '0' & d1 (29 downto 0) & (d1 (30) xnor d1 (27));

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  end fRand;

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end reg_package;

Ich finde unter Vivado leider keine Einstellungen für den Synthesizer, 
wie bspw. unter ISE. Unter Project/Settings gibt es nur ein paar 
rudimentäre Dinge wie Fanout, wie viel BRAM etc.
Wo lässt sich unter Vivado denn hier was verstellen, z. B. den "VHDL 
Source Analysis Standard"? Unter ISE wird aber sowohl mit VHDL-93, als 
auch mit VHDL-200X nichts moniert. Vermutlich ist eine andere Option 
nötig?
Danke vorab für Hinweise!
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Pat A. #7269106
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Die Implementierung der Funktion in den Package-Body verschieben, dann 
funktioniert es überall:

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package reg_package is

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  -- type.major.minor.build (8.8.8.8)

3
  constant VERSION_INFO  : std_logic_vector (31 downto 0) := x"07010b01";

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5
  [...]

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7
  function fRand (d1 : std_logic_vector) return std_logic_vector;

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9
end package reg_package;

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12
package body reg_package is

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14
  function fRand (d1 : std_logic_vector) return std_logic_vector is

15
  begin

16
    return '0' & d1 (29 downto 0) & (d1 (30) xnor d1 (27));

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  end fRand;

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end package body reg_package;
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Abgesang Gast #7269118
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Tcl commando read_vhdl erlaubt eine Umschaltung auf VHDL2008

https://docs.xilinx.com/r/en-US/ug835-vivado-tcl-commands/read_vhdl

Bei der Clickkacki-oberfläche mal im Filebrowser unter properties o.ä. 
nach VHDL-Varainten suchen. Eventuell gibt es da auch eine extra Datei 
wo alle sourcedateien genannt werden mit eine Spalte in der die 
Sprachvariante steht.

Falls der VHDL-Code nicht handgeschrieben sondern generiert ist mal beim 
Generator nach der passenden Option suchen, ggf das ganze als verilog 
rausschreiben lassen.
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dfIas Gast #7269123
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Pat A. schrieb:
> Die Implementierung der Funktion in den Package-Body verschieben, dann
> funktioniert es überall:
Sorry, ich war eben etwas zu schnell. Das File mit dem Package wird zwar 
jetzt verdaut, jedoch gilt die Funktion "fRand" dort, wo sie aufgerufen 
wird, als nicht deklariert.
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J. S. Persönliche Seite #7269519
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dfIas schrieb:
> o lässt sich unter Vivado denn hier was verstellen, z. B. den "VHDL
> Source Analysis Standard"? Unter ISE wird aber sowohl mit VHDL-93, als
> auch mit VHDL-200X nichts moniert.

Abgesehen von dem Problem oben, lassen sich die Sourcen einzeln 
markieren: Dazu die Sourcec anklicken und unten bei "Eigenschaften im 
Fester", wo die Zuordnung zu dem Set (Synthese / Simulation) erfolgt, 
die VHDL-Version einstellen. Im oberen Window der Sourcen, wo "LIB" 
steht, tauchen die dann entsprechend auf.
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