VHDL SR -Flipflop

[Sa S. (sa_s)]

Hallo , ich habe beschäftige mich jetzt mit einer Aufgabe und zwar es 
geht um Flipflops ,
wie kann sein das bei SR Flipflop 1 1 ist undifiniert , und hier hat der 
Prof  if ((B = '1') and (C = '1')) then STATE := '1';
ich bitte euch um Erklärung

 library ieee;
 use ieee.std logic 1164.all;
entity WAS_BIN_ICH is 
 B port
 (A, B, C : in std_logic; 6 D, E : out std_logic); 
 end entity WAS_BIN_ICH; 
 architecture VERHALTEN of WAS BIN ICH is 
 begin 

process(A, B, C) is 
variable STATE : std logic; 
begin if (A = '0') then 
if ((B = '1') and (C = '1')) then STATE := '1'; 
elsif ((B = '1') and (C = '0')) then STATE := '1'; 
elsif ((B = '0') and (C = '1')) then STATE := '0'; 
else STATE := STATE;
 end if; 
else null;
 end if;
 D <= STATE; E <= not STATE; 
end process; end architecture Verhalten;

[vancouver (Gast)]

Undefined bedeutet, dass der Ausgang einen beliebigen Wert annehmen 
kann. Hier wurde der Wert 1 gewählt, 0 ist genau so richtig. Sinnvoller 
für die Simulation wäre X. In der Realität wäre der Wert zufällig.

Aber dieser ganze VHDL-Code ist schon sehr... rustikal.

[Da Baby (Gast)]

Was gibts da zu erklären. Der Prof hat eben bei 1 und 1 das Set als 
dominierend definiert. Solche RS FF gibt es.

[Sa S. (sa_s)]

danke sehr , ich dachte undifined bedeutet verboten , danke

[Markus F. (mfro)]

Da Baby schrieb:
> eben bei 1 und 1 das Set als
> dominierend definiert

deswegen will er ja offensichtlich das Wort "setzdominant" in der 
Antwort sehen.

[Lothar M. (Firma: Titel) (lkmiller) (Moderator)]

vancouver schrieb:
> Aber dieser ganze VHDL-Code ist schon sehr... rustikal.
Er ist sogar ziemlich unschön, weil eine speichernde Variable drin ist 
obwohl die völlig unnötige "else STATE := STATE;" Zuweisung etwas 
anderes vermuten lässt...

Warum hat der Prof da nicht einfach ein Signal genommen?

Und im Grunde ist das Schaltplansymbol auch fragwürdig, denn der C1 
sollte besser ein E1 heißen, weil die Schaltung rein kombinatorisch und 
deshalb dieser Eingang kein Clock-/Takteingang, sondern ein 
transparenter Enableeingang ist.

[vancouver (Gast)]

Lothar M. schrieb:
> völlig unnötige "else STATE := STATE;"

Ebenso wie das

else null;

Lothar M. schrieb:
> sondern ein
> transparenter Enableeingang ist.

Und damit wird das ganze zu einem Latch.

Kurz formuliert:

...
signal state : std_logic;
...
if (A='0') then 
  if (B='1') then 
    state <= '1'; 
  elsif (C='1') then
    state <= '0'
  end if;
end if;
...