Hallo , ich habe beschäftige mich jetzt mit einer Aufgabe und zwar es
geht um Flipflops ,
wie kann sein das bei SR Flipflop 1 1 ist undifiniert , und hier hat der
Prof if ((B = '1') and (C = '1')) then STATE := '1';
ich bitte euch um Erklärung
1 | library ieee;
|
2 | use ieee.std logic 1164.all;
|
3 | entity WAS_BIN_ICH is
|
4 | B port
|
5 | (A, B, C : in std_logic; 6 D, E : out std_logic);
|
6 | end entity WAS_BIN_ICH;
|
7 | architecture VERHALTEN of WAS BIN ICH is
|
8 | begin
|
9 |
|
10 | process(A, B, C) is
|
11 | variable STATE : std logic;
|
12 | begin if (A = '0') then
|
13 | if ((B = '1') and (C = '1')) then STATE := '1';
|
14 | elsif ((B = '1') and (C = '0')) then STATE := '1';
|
15 | elsif ((B = '0') and (C = '1')) then STATE := '0';
|
16 | else STATE := STATE;
|
17 | end if;
|
18 | else null;
|
19 | end if;
|
20 | D <= STATE; E <= not STATE;
|
21 | end process; end architecture Verhalten;
|