Hi,
ich bin gerade über eine "Fehlermeldung" des Design-Rule-Checkers im Schaltplan bzw. Symbol-Editor gestolpert.
Bsp.: Ein Bauteil asu der mitgelieferten Standard(?)-Bibliothek hat verborgene Power-Pins, z.B. so ein 74AHC1G00 als erster Kandidat in der Liste mit Vcc und GND, angeschlossen an Globales Power-Netz +5V und GND.
Der DRC für den Schaltplan schmeißt mir folgende Fehlermeldung:
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Öffne ich das Bauteil im Symbol-Editor und führe dort den DRC aus, so bekomme ich die Warnung (deren Text sich weder kopieren lässt, noch das Fenster verschieben!):
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Ich verstehe die Fehlermeldund durchaus so, dass das Bauteil seinen Pin-Namen an den Netznamen vererben möchte, aber einen Konflikt mit dem globalen +5V-Netz verursacht.
Schalte ich den Pin auf "sichtbar", verschwinden die Warnungen bzgl. der Kollision von Pin und Netzname und es verbleibt dann nur die Warnung, dass ich das Bauteil editiert habe.
Klar, ich könnte als Workaround bei allen betroffenen Bauteilen die Pins sichtbar schalten und in eine lokale "MyLib" speichern, aber toll ist das nicht...
Würde gerne Verstehen, warum der Konflikt nur bei unsichtbaren Pins auftritt? -- Hätte es eigentlich andersrum erwaret: Ein Netz vererbt seinen Signalnamen an einen unsichtbaren Pin; ein sichtbarer Pin versucht seinen Namen an ein Netz zu vererben und verursacht einen Konflikt mit einem globalen Netz.
- Ein Bug?
- Ein Feature, das ich nicht verstanden habe?
- Falscher Workflow meinerseits?
Bitte helft mir auf die Sprünge!
Vielen Dank im Voraus. MfG, /M.
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DRC_Warnung_Schaltplan.png
(13 KB)
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DRC_Warnung_Symboleditor.png
(13 KB)
