Hi,
ich bin gerade über eine "Fehlermeldung" des Design-Rule-Checkers im
Schaltplan bzw. Symbol-Editor gestolpert.
Bsp.:
Ein Bauteil asu der mitgelieferten Standard(?)-Bibliothek hat verborgene
Power-Pins, z.B. so ein 74AHC1G00 als erster Kandidat in der Liste mit
Vcc und GND, angeschlossen an Globales Power-Netz +5V und GND.
Der DRC für den Schaltplan schmeißt mir folgende Fehlermeldung:
1 | [multiple_net_names]: +5V und VCC sind jeweils mit dem gleichen Teil verbunden. +5V wird in der Netzliste benutzt
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2 | ; Severity: warning
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3 | @(177,80 mm, 78,74 mm): Symbol #PWR0137 [+5V] Pin 1 [+5V, Stromversorgung, Linie]
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4 | @(101,60 mm, 99,06 mm): Symbol U9999 [74AHC1G00] Pin 5 [VCC, Stromversorgung, Linie]
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Öffne ich das Bauteil im Symbol-Editor und führe dort den DRC aus, so
bekomme ich die Warnung (deren Text sich weder kopieren lässt, noch das
Fenster verschieben!):
1 | Hinweis: Verborgener Stromversorgungs-Pin 5 "VCC" [...]
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2 | (Verborgene Stromversorgungs-Pins leiten ihre Pin-Namen an alle geschlossenen Netze.)
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Ich verstehe die Fehlermeldund durchaus so, dass das Bauteil seinen
Pin-Namen an den Netznamen vererben möchte, aber einen Konflikt mit dem
globalen +5V-Netz verursacht.
Schalte ich den Pin auf "sichtbar", verschwinden die Warnungen bzgl. der
Kollision von Pin und Netzname und es verbleibt dann nur die Warnung,
dass ich das Bauteil editiert habe.
Klar, ich könnte als Workaround bei allen betroffenen Bauteilen die Pins
sichtbar schalten und in eine lokale "MyLib" speichern, aber toll ist
das nicht...
Würde gerne Verstehen, warum der Konflikt nur bei unsichtbaren Pins
auftritt? -- Hätte es eigentlich andersrum erwaret: Ein Netz vererbt
seinen Signalnamen an einen unsichtbaren Pin; ein sichtbarer Pin
versucht seinen Namen an ein Netz zu vererben und verursacht einen
Konflikt mit einem globalen Netz.
* Ein Bug?
* Ein Feature, das ich nicht verstanden habe?
* Falscher Workflow meinerseits?
Bitte helft mir auf die Sprünge!
Vielen Dank im Voraus.
MfG, /M.