Hallo,
ich habe eine Frage an die Experten hier, bevor ich mich verrenne: Ich habe mir ein kleines Gowin-FPGA-Board bestellt (Sipeed Tang Nano 9K).
Die freie Entwicklungsumgebung hat keine Simulation an Board. "unfortunately there's no built-in simulation at the moment, you can use GHDL to simulate RTL level (no IP cores) VHDL code and view the waveforms with GTKWave"
Wie ich auf reddit vernommen habe, hat es jemand für Verilog geschafft, einen "freien" Workflow für die Simulation INKLUSIVE Verwendung etwaiger Gowin-IPs zu erstellen (iverilog zum Kompilieren, dann gtkwave). -> Habe dort auch nachgefragt, ob es einen Workflow für VHDL (mit Verwendung etwaiger Gowin-IPs) gibt, aber noch keine Antwort erhalten.
Wie ich vernommen habe, gibt es ja bei iverilog die Möglichkeit, VHDL-Code nach Verilog-Code zu konvertieren. Wie gut funktioniert denn das, weil bisher gelesene Kommentare eher auf die experimentelle Natur dieser Option verwiesen haben?
Andere Ideen?