Eigentlich schreibe ich von Chipdesigns, nicht von Platinendesigns Es gibt Halbleiterdesign-Softwarepakete wie Cadence, Synopsys, Mentor Graphics und Zuken, die sind in erster Linie für die Erstellung von Chip-Designs und Layouts für den Einsatz auf Wafern ausgelegt. Dann war ich auf der Suche nach Examples solcher Chipdesigns, allerdings nicht gefunden. Finden tue ich nur Galeries wie diese hier http://asic.ethz.ch/ also nur Fotos von belichteten Wafern, doch wo haben die Chipdesigner ihre CAD-Examples her, um ihre Designs weiter auszubauen? Alle reden ja davon, dass die Architektur von RISC-V öffentlich ist. Doch wo sind die Layouts?
🏴☠️ Kybermatrix . schrieb: > Alle reden ja davon, dass die Architektur von RISC-V öffentlich ist. > Doch wo sind die Layouts? Die sind nicht öffentlich. Warum sollten sie das auch sein?
Harald K. schrieb: > > Warum sollten sie das auch sein? Weils spannender für die Community sein wird?
🏴☠️ Kybermatrix . schrieb: > Alle reden ja davon, dass die Architektur von RISC-V öffentlich ist. > Doch wo sind die Layouts? Ein bisschen Eigentleistung wirst du schon investieren müssen. Ein RISC-V-Core macht noch keinen Chip. Denn dazu gehören noch Hardware-Interfaces, Clocks, Power-Generation, Speicher und Speicheranbindung,... Und das ist dir und deinen Anforderungen überlassen. Ansonsten als Anfang vielleicht: https://github.com/chipsalliance/rocket-chip/
Naja, die Sache mit Risc-V ist halt, die Architektur ist frei verfügbar und implementierbar, ohne das man sich um IP/Lizenz zeug gross sorgen machen muss. Aber Implementationen müssen das nicht zwangsläufig sein. Wenn man danach sucht, kann man schon auch simplere OS Designs finden, aber das gute Zeugs behalten sie halt für sich. Da gibt es ja auch nichts vergleichbares zur GPL, und das ist nun mal, wohin das führt...
Digital-Logik wird bei den Halbleiterherstellern auch einfach nur automatisch geroutet auf Chip-Ebene, ähnlich wie bei FPGAs. Wirklich sinnvoll erkennen wirst du da mit dem Auge nichts wenn du dir den Risc-V core anschaust.
Achso, der Rocket Chip Generator generiert dann die Clusters und die Leiterbahnen auf dem Wafer? Sagt der Algorithmus dann auch, ob die Cluster den zu belichtenden Bereich vollständig ausgefüllt haben? Und in was für ein Dateiformat wird das dann exportiert, die dann an die Chip-Hersteller weitergehen?
Ich glaube ich komme jetzt so langsam dahinter: Eines davon nennt sich GDSII Nun, kennt hier jemand Download-Examples solcher GDSII-Dateien? Vielleicht so ein NE555-Design oder etwas größeres in Richtung AtMega-Chips wie attiny13a in GDSII-Format? https://upload.wikimedia.org/wikipedia/commons/2/2d/Atmel-attiny13a-HD.jpg Interessant wird dann dass man GDSII in 3D-Step umwandeln kann https://www.youtube.com/watch?v=-w2EJCdhtj0
🏴☠️ Kybermatrix . schrieb: > Und in was für ein Dateiformat wird das dann exportiert, die dann an die > Chip-Hersteller weitergehen? Das klärst du mit deiner Fab ab. Schließlich musst du mit der auch den Prozess klären. Ist ein bisschen mehr als nur ein 6-Lagen-PCB … Daniel A. schrieb: > Da gibt es ja auch nichts vergleichbares zur GPL, und das ist nun mal, > wohin das führt... Klar: mit einer GPL hätte ein RISC-V keinen einzigen kommerziellen Hersteller interessiert. Oder glaubst du, die würden nur wegen eines geilen CPU-Kerns ihr gesamtes restliches Knowhow veröffentlichen wollen?
🏴☠️ Kybermatrix . schrieb: > Ich glaube ich komme jetzt so langsam dahinter: Eines davon nennt sich > GDSII Du kommst leider hinter garnichts, weil Du da völlig verkehrt anfängst. 🏴☠️ Kybermatrix . schrieb: > Alle reden ja davon, dass die Architektur von RISC-V öffentlich ist. Die ISA (!) ist public & licence-free. * Und jetzt geh los und lerne was eine ISA ist. * Und was der Unterschied zwischen der ISA und einer Implementierung dieser ISA ist. * Und aus welchen Bauteilen die Implementierung gebaut wird. * Und wie die Bauteile aufgebaut sind. * Und wie das physikalisch auf einem Wafer aussieht. Und JETZT lohnt es sich mal in die ASCII Darstellung eines GDSII File reinzusehen. /regards
:
Bearbeitet durch User
Andreas H. schrieb: > Die ISA (!) ist public & licence-free. Das stimmt, aber darauf aufbauend gibt es sogar ganze SoCs mit RISC-V CPU quelloffen in einer HDL. Es lohnt sich aber wenn überhaupt nur bei hoher Stückzahl das als Chip fertigen zu lassen. Vorher kann man das in einen FPGA stecken und laufen lassen.
🏴☠️ Kybermatrix . schrieb: > Alle reden ja davon, dass die Architektur von RISC-V öffentlich ist. Auch wenn es nicht ganz das ist, was du suchst, könntest du mal https://github.com/ultraembedded/riscv versuchen. Das ist eine offene Implementierung von RISC-V. Ein fertiges Layout hast du damit aber natürlich noch nicht zusammen. Aber du kannst das in einen FPGA schreiben und dann in diesem laufen lassen. Setzt voraus, dass du mit den Geräten und Toolchains zurechtkommst. Wenn du Grundlagen verstehen willst, bist du vermutlich mit einem 8051 besser dran. Die gibt es auch haufenweise als freien VHDL-/Verilog-Code.
Kybermatrix . schrieb: > doch wo > haben die Chipdesigner ihre CAD-Examples her, um ihre Designs weiter > auszubauen? Von der Fab (Halbleiterhersteller) als sogenanntes PDK für den jeweiligen Prozess, den du nutzen möchtest. In der Lizenzvereinbarung von der Fab zu diesem PDK steht auch drin, dass du das nicht weitergeben oder veröffentlichen darfst, weil da drin ja genau ganz viel Wissen und Erfahrung der Fab drinsteckt. Einzige mir bekannte Aussnahme bisher ist: https://skywater-pdk.readthedocs.io/en/main/ Andreas H. schrieb: > Und JETZT lohnt es sich mal in die ASCII Darstellung eines GDSII File > reinzusehen. Das ist so etwa der Moment, wo man mit Magic VLSI zu spielen beginnen kann: http://opencircuitdesign.com/magic/
Christoph Z. schrieb: > Das ist so etwa der Moment, wo man mit Magic VLSI zu spielen beginnen > kann: > http://opencircuitdesign.com/magic/ Ich bin ja zugegebenermassen ein Fan von John Ousterhout. Aber Magic spiegelt den "realen" Workflow nur bedingt wieder. Real wird z.B. der Digitalteil als Block (weitgehend) automatisch gerouted, während viele Analogzellen per Hand geroutet werden. Ansonsten hast Du recht. Es ist definitiv ein Einstieg. Insbesondere wenn man nicht mit Cadence, Synopsys oder ähnlichem arbeiten kann. Am besten wäre vermutlich ein Industriepraktikum/Studententätigkeit. Unsere Studenten werden da gnadenlos reingeworfen und schlagen sich bemerkenswert gut ;) /regards
Thread beobachten
Seitenaufteilung abschalten
Bitte melde dich an um einen Beitrag zu schreiben. Anmeldung ist kostenlos und dauert nur eine Minute.
Bestehender Account
Schon ein Account bei Google/GoogleMail? Keine Anmeldung erforderlich!
Mit Google-Account einloggen
Mit Google-Account einloggen
Noch kein Account? Hier anmelden.