STM32G0 Trends: Kaum mehr VSS Pins?

[Steffen K. (botnico)]

Hallo,

bei dem STM32F072 im 64-Pin LQFP Gehäuse sind noch 4 Pins für VSS 
vorgesehen, an jeder Seite einer und dann gibt es noch VSSA.

Bei dem STM32G070RBT6 im 64-Pin LQFP Gehäuse ist es noch ein 
Kombi-VSS/VSSA-Pin. Das Ziel ist wohl, mehr IO-Pins unterzubringen.

Für reines Digital sollte das ausreichen bei niederfrequenten Signalen.
Aber schon wenn man Timer nutzt, um über PWM und externe RC-Filter einen 
DAC zu realisieren sollte das doch dessen Rauschen vergrößern.
Ganz zu schweigen vom ADC, wo bei 12 Bit schon ein paar mA Sink an einem 
IO-Pin zu anderen Codes führen.

Mir gefällt das nicht. Ist das ein Abgesang auf LQFP, aber z.B. den 
STM32G070RB gibt es nur in LQFP Packages. Bei den QFN Packages vom 
STM32G071 liegt das Exposed Pad auf VSS, das ist eine solide 
VSS-Anbindung.

[Andreas B. (abm)]

Trend? Das ist schon ein paar Jährchen so ... Und: Die G0x0 sind die 
"Value Line"-, sprich die "Billig"-Versionen. Da muss man halt 
Kompromisse eingehen.
LQFP ist im Vergleich zu QFN auch platzmäßig gefräßig, das nimmt man 
nur, wenn die Größe keine große Rolle spielt und die Platine etwas 
gröber ausfallen darf/soll (eben aus Kostengründen).

Für 'nen Porsche muss man mehr zahlen als für 'nen Lada, oder?

[Steffen K. (botnico)]

Andreas B. schrieb:
> Trend? Das ist schon ein paar Jährchen so ... Und: Die G0x0 sind die
> "Value Line"-, sprich die "Billig"-Versionen. Da muss man halt
> Kompromisse eingehen.

Die F0xx sind doch auch Value Line. Und da ist das ordentlich gemacht.

[Uwe B. (Firma: TU Darmstadt) (uwebonnes)]

G0 hat die Verteilung der Spannungsversorgung auf dem Chip deutlich 
verbessert und darauf auch einige Patente.

[Tobias .. (bitfehler)]

Uwe B. schrieb:
> G0 hat die Verteilung der Spannungsversorgung auf dem Chip deutlich
> verbessert und darauf auch einige Patente.

Hast du da vielleicht Links zu den Patenten?

[Uwe B. (Firma: TU Darmstadt) (uwebonnes)]

Nur Marketing Geschwaetz: 
https://blog.st.com/stm32g0-mainstream-90-nm-mcu/

[Steffen K. (botnico)]

F0 im 180nm Prozess? Das ist vintage...
H5 wird anscheinend im 40nm Prozess gefertigt.

[Peter D. (peda)]

Früher waren je ein Pin VCC/VSS normal, selbst bei den schnellen 10ns 
Cache-SRAMs oder großen THT CPUs (40-, 48- und 64-polig).