Aufgrund der Diskussionen um den Reset in FPGAs hier und in anderen Bereichen des Netzes habe ich mich hingesetzt und ein bischen was ausprobiert. Ein etwas seltsamer Effekt ist, dass die Bentzung eines synchronen Resets in einem Fall einer großen Testschaltung mit 60% Füllung zu dramatisch mehr FFs und deutlich schlechterem timing geführt hat, während das in einer anderen Schaltung gar kein Punkt war. In beiden Fällen wurde von asynchronem Reset manuell auf synchron umgestellt, also der Reset vor dem Takt in den Takt geschoben. Rest blieb gleich. Die Sesi-Listen wurde bereinigt. Es wurde vorher und nachher per Simulation und Test geprüft, dass der Reset auch angeschlossen und verwendet wurde.
Woran kann das liegen?
In einem Fall wurde das timing durch Weglassen des synchronen resets (Setzen des Signals auf Null oben im Toplevel) sogar etwas schlechter.
Ich wage gar nicht zu fragen, woher das kommen kann.
