Ich arbeite üblicherweise nicht mit FPGAs, bin jetzt aber auf die PolarFire-FPGAs mit der sehr interessanten, scheinbar eingebauten BERT (Bit Error Rate test) Funktion gestoßen. Nun brauche ich genau das und zwar auch genau im passenden Frequenzbereich bis 10 Gbps. Hat jemand von euch Erfahrung mit dieser Funktion und kann ungefähr sagen, wieviel Aufwand es ist, den BERT - Teil z.B. mit einem Eval-Board zum laufen zu bringen? Also der PolarFire generiert einen Bitstream, sendet ihn über unsere -nennen wir sie mal generisch Datenverbindung-, empfängt ihn wieder und gibt den BER - Wert aus. Oder können das andere FPGAs z.B. einfacher oder besser?
Luky S. schrieb: > Oder können das andere FPGAs z.B. einfacher oder besser? Bei xilinx/and heisst das Dingens ibert. Da für Ultrascale: https://docs.xilinx.com/r/en-US/ug908-vivado-programming-debugging/Opening-a-New-Hardware-Target https://docs.xilinx.com/v/u/en-US/pg173-ibert-ultrascale-gth Das Ganze ist in der Regel recht leicht über die debugschnittstelle (JTAG) und mitgelieferten Steuerprogramm bedienbar. Das Problem ist das Verständnis für die ganzen Einstellungn (Trainingssequence, preemphasis,...) um das optimale für die Leitung. Nicht umsonst umfasst die Dok für die receiver allein mehrere hundert Seiten.
DSGV-Violator schrieb: > Das Ganze ist in der Regel recht leicht über die debugschnittstelle > (JTAG) und mitgelieferten Steuerprogramm bedienbar. Ja, kann ich so für den PolarFire bestätigen. Bringt man in ein paar Stunden zum Laufen. Wie richtig geschrieben, was die Einstellungen und Zahlen alles bedeutet etc. ist ein längeres Thema. Was mir fehlt am PolarFire Development Kit ist ein Referenzclock Eingang zum Anschluss einer sehr guten Clock bzw. einer mit definierbarem Jitter/Rauschen. Es ist ein Ausgang vorhanden für die on-board Clock aber die reicht je nach Messung nicht (Das ist ein Limit vom Kit, nicht vom FPGA).
Luky S. schrieb: > scheinbar eingebauten BERT > (Bit Error Rate test) Funktion gestoßen. Die ist so in der vorgedachten Form und im Umfang nur IM FPGA (und zwar in diesem) zu nutzen. Du kannst das nicht rausziehen, um Fremdsignale zu testen, was du wahrscheinlich möchtest. Das geht nur in konventioneller Form, durch eine Kombi aus AWG und Sampler. Letzteren kann man mit oversampling auf einige 10Gbps bringen, muss aber ein ordentliches Analogfrontend dazu bauen / haben.
J. S. schrieb: > Die ist so in der vorgedachten Form und im Umfang nur IM FPGA (und zwar > in diesem) zu nutzen. Du kannst das nicht rausziehen, um Fremdsignale zu > testen, was du wahrscheinlich möchtest. Nunja, ich denke, wenn man Sender+Empfänger im selben FPGA mit einer Loop (der zu untersuchenden Strecke) verbindet, das sich da schon gewisse Aussagen über die Signalqualität der Loop treffen lassen. Letztendlich wird der Abtastzeitpunkt und der Schwellwert modifiziert um damit eine Art einfaches Augendiagramm zu bekommen. J. S. schrieb: > Das geht nur in konventioneller > Form, durch eine Kombi aus AWG und Sampler. In wie weit die Ergebnisse vergleichbar sind, kann ich nicht sagen.
Ja klar, es geht auch von FPGA zu FPGA und mit Tricksen sogar zwischen unterschiedlichen Herstellern. Ich hatte den TE nur so verstanden, dass er den BERT in FPGAs als allgemeines Messmittel einsetzen möchte. Gedacht sind die mitgelieferten ->Cores halt eben, um hauptsächlich den FPGA selber zu testen, also im Rahmen dessen, was dessen IOs und Transceiver können. (Augendiagramm): Um eine gute Aussage über das eintrudelnde Signal an sich zu bekommen, braucht es dann schon ziemliche Überabtastung. Faktor 32 bis 64 wären anzustreben. Mit einfachen Mitteln kann man da Signale bis einige MHz auflösen: http://www.96khz.org/htm/signalanalyser.htm
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