Problem mit 8 Bit LFSR

[Get R. (get_r)]

Hallo zusammen!

Ich habe versucht, 8-Bit-LFSR mit den Taps 0, 3 und 7 zu implementieren. 
Aber jedes Mal, wenn ich eine andere Seed-Kombination als „00000001“, 
„10101010“ und die nicht erlaubten (aber trotzdem getesteten) „00000000“ 
und „11111111“ probiere, bekomme ich in meinem Testbench kein korrektes 
Ergebnis, obwohl ich den korrekten Hex-Wert der res_tb-Variable 
übergebe. Habe ich den Testbench nicht korrekt geschrieben oder liegt 
mein Problem in der LFSR-Implementierung?

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My code:

library ieee;

use ieee.std_logic_1164.all;

use ieee.numeric_std.all;

​

​

entity lfsr is

port (

clk : in std_ulogic;

seed : in std_ulogic_vector(7 downto 0);

clear : in std_ulogic;

res : out std_ulogic_vector(7 downto 0)

);

end entity ; --lfsr

​

architecture lfsr_beh of lfsr is

signal current_state : std_ulogic_vector(7 downto 0);

signal next_state : std_ulogic_vector(7 downto 0);

signal feedback : std_ulogic;

​

begin

--Seed Assertion

​

--Reset Function

Shift_Reg : process (clk, clear)

begin

if (clear = '1') then

current_state <= seed;

elsif (clk = '1' and clk'event) then

current_state <= next_state;

end if;

end process;

​

--Loop

feedback <= current_state(7) xor current_state(3) xor current_state(0);

next_state <= feedback & current_state(7 downto 1);

res <= current_state;

​

end architecture ;

​

My test bench:

​

library ieee;

use ieee.std_logic_1164.all;

​

entity lfsr_tb is

end entity lfsr_tb;

​

architecture tb_arch of lfsr_tb is

-- Component declaration

component lfsr

port (

clk : in std_ulogic;

seed : in std_ulogic_vector(7 downto 0);

clear : in std_ulogic;

res : out std_ulogic_vector(7 downto 0)

);

end component;

​

-- Signal declarations

signal clk_tb : std_ulogic;

signal seed_tb : std_ulogic_vector(7 downto 0);

signal clear_tb : std_ulogic;

signal res_tb : std_ulogic_vector(7 downto 0);

​

begin

-- Component instantiation

DUT : lfsr

port map (

clk => clk_tb,

seed => seed_tb,

clear => clear_tb,

res => res_tb

);

​

-- Clock process

clk_process : process

begin

while now < 100 ns loop

clk_tb <= '0';

wait for 5 ns;

clk_tb <= '1';

wait for 5 ns;

end loop;

wait;

end process;

​

-- Stimulus process

stimulus_process : process

begin

seed_tb <= "00000001";

wait for 10 ns;

clear_tb <= '1'; -- Assert the clear signal

wait for 10 ns;

clear_tb <= '0'; -- Deassert the clear signal

for i in 0 To 4 loop

wait until clk_tb='1' and clk_tb'event;

end loop;

​

wait for 5 NS;

assert res_tb = X"F8" report "Failed Output";

report "Test Passed, output is correct";

wait for 10 ns;

​

end process;

​

end architecture tb_arch;

​

​

Ich freue mich auf Ihre Hilfe!

[Jens W. (jensw)]

Ich würde sagen das liegt an deinem Prozess, den du geschrieben hast. 
Dein clear ist asynchron. Das ist nicht gut.
Mach den synchron und achte auf vollständige Zeige, also auch den 
else-Zweig ordentlich angeben.

Grüße, Jens

[Jens W. (jensw)]

https://surf-vhdl.com/how-to-implement-an-lfsr-in-vhdl/

[Thomas R. (r3tr0)]

Momentan setzt du das Feedback-Bit an die Position des höchstwertigen 
Bits (MSB) (7), gefolgt von den Bits 6 bis 1 aus dem aktuellen Zustand.
Dadurch geht das Feedback-Bit beim Shiften verloren.

Ändere die Zeile
next_state <= feedback & current_state(7 downto 1);

einmal in:

next_state <= current_state(6 downto 0) & feedback;

Dadurch werden die Bits 6 bis 0 des aktuellen Zustands an die Positionen 
7 bis 1 des nächsten Zustands verschoben, und das Feedback-Bit wird an 
die Position 0 gesetzt.

[Lothar M. (Firma: Titel) (lkmiller) (Moderator)]

Thomas R. schrieb:
> das Feedback-Bit wird an die Position 0 gesetzt.
So mache ich das auch. Allerdings signifikant weniger langatmig (im 
Sinne von lines-of-code):
- http://www.lothar-miller.de/s9y/categories/38-LFSR