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Hallo Leute Ich raff's nicht. Betriebsblind. Ich sitze jetzt den ganzen Morgen vor 5 identischen Platinen von JLCPCB, und alle haben den gleichen Fehler(?) Siehe http://audiophobe.de/ToDo/Atmel-ICE-Power-003/index.html Oben links sitzen 3 SMB-Buchsen. Bei den rechten beiden piept der Durchgangsprüfer zwischen den GND-Pads und dem Signal-Pad in der Mitte. Die Widerstandsmessung pendelt zwischen 0000.0 und 000.1 Ohm. Mir fiel das nach der ersten Bestückung auf. Da tippte ich auf fehlerhafte Bauteile. Aber die unbestückte Platine verhält sich genau so. Im Betrieb verhält sich der Schaltkreis wie ein Kurzzschluss... Ich hänge noch eine Grafik mit ran, die eines der betroffenen Netzte zeigt (+5V) Vielleicht seht ihr das. Ich finde ums Verrecken keine Verbindung zwischen dem +5V-Netz und GND. Oder erst 3 Sekunden nach "Beitrag veröffentlichen"... Nebenbei: Einen USB-C THT zu löten ist auch keine Freude.
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Kannst du denn die Gerberdaten hier mit hinlegen?
Jörg W. schrieb: > Kannst du denn die Gerberdaten hier mit hinlegen? Und zwar genau das Zip-File, das du an JLCPCB geschickt hast.
> Kannst du denn die Gerberdaten hier mit hinlegen?
Erledigt!
Ich finde, JP1 verbindet beide Pfosten durch Thermals mit GND. Aber was sieht man schon
Wenn es in der Schematic zwei getrennte Netze sind, dann könnte es ein Footprint sein, der zwei Pins miteinander verbindet. Auf dem Bild sieht J6 verdächtig aus, sieht man aber schlecht, weil die Leiterbahn mitten zwischen den Pins durch geht. Oder es ist ein Fertigungsfehler, dann helfen nur echte Bilder. Wurde die Platine mit 2 oder mehr Layern gefertigt? Michael
Mhm... Platine aus Schaltplan aktualisiert, Flächen neu gefüllt. Siehe da, jetzt ist ein hübscher kleiner Freiraum um beide Pins, keine Verbindung mehr zu GND. Peinlicherweise gab die DRC sogar einen passenden Hinweis. Ich Nachhinein offensichtlich. Ich frage mich, für wieviele Beiträge im Board das noch gilt. Naja. Mal sehen ob ich das gefräst bekomme... Ich habe das Desaster mal hochgeladen. Die DRC meckert immer wegen der Freiraumverstöße und fehlenden Pads der USB-C-Buchse. Vermutlich habe ich die wirklich wichtigen Verstöße darüber übersehen.
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Holger L. schrieb: > Peinlicherweise gab die DRC sogar einen passenden Hinweis. Peinlich ist es erst wenn es nochmals passiert.
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Schrecklich, aber wirksam :-) Board funktioniert jetzt wie geplant. Das Kuddelmuddel mit den SMB-Buchsen daneben bitte ich zu entschuldigen. Das ästhetische Aus- und Wiedereinlöten derselben ist mir leider nicht gegeben.
Holger L. schrieb: > Peinlicherweise gab die DRC sogar einen passenden Hinweis. Tja, ERC ist oft schwierig (wie will man bei einem Controller vorab definieren, ob ein Pin Ausgang oder Eingang ist oder vielleicht gar die Versorgungsspannung für andere Baugruppen liefert?), aber den DRC sollte man ernst nehmen. Habe ich auch schon mal auf die harte Tour lernen müssen (zwei verschiedene Altium-Versionen haben eine Plane mit Thermals unterschiedlicher Orientierung angeschlossen, was zu vielen fehlenden GND-Anschlüssen geführt hatte). Außerdem lohnt es sich, grundsätzlich vor der Beauftragung die Gerber-Daten unabhängig anzusehen – in gerbv sah man den Fehler sofort. Holger L. schrieb: > Board funktioniert jetzt wie geplant. +1 auch von mir für die erfolgreiche Reparatur.
Holger L. schrieb: > Das Kuddelmuddel mit den SMB-Buchsen daneben bitte ich zu entschuldigen. > Das ästhetische Aus- und Wiedereinlöten derselben ist mir leider nicht > gegeben. naja, du hättest ja mit einem Wattestäbchen und Isopropanol den Löt-Schnodder wegputzen können. Ich nicht nur eine Frage der Ästhetik.
Merke: Ein ordentlich konfigurierter DRC ist gut investierte Zeit :D Musste ich auch auf die harte Tour lernen.
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Holger L. schrieb: > Board funktioniert jetzt wie geplant. Glückwunsch, wieder was gelernt. Aber auch sonst kannst du an dem Design noch einiges lernen... ;-) > Siehe http://audiophobe.de/ToDo/Atmel-ICE-Power-003/index.html Das Layout hat einige unnötige Umwege. Siehe das gelbe Gekritzel. Die Annahme dort ist grundsätzlich falsch:
1 | boostet die 4,7 V (5 V vom USB minus D1) auf 5.8 Volt hoch, |
2 | und regelt sie dann über einen LDO (U7) auf 5 V wieder runter. |
3 | |
4 | Der Ripple sollte danach zu vernachlässigen sein. |
Denn der LDO ist viel zu langsam, um den hochfrequenten Ripple rauszufiltern. Die PSRR Power Supply Rejection Ratio ist mit 64 dB nur bis FRE <1kHz spezifiziert und der Stepup zwirbelt auf 1500 fach höherer Frequenz herum... Überhaupt das Layout des Stepups: das Ding ist ein ein Sender, der nebenher die Spannung hochsetzt. Zeichne mal den Lade- und Freilaufstromkreis ein: der Strom muss um die Spule herumfließen und zwischen "Laden" (blau) und "Freilauf" (grün) ganz erheblich die Richung wechseln. Und das mit ultrasteilen Flanken um 30MHz aufwärts. Wenn man das richtig macht, braucht man keinen zusätzlichen Filter/LDO, sondern man lässt einfach den Stepup direkt die Spannung erzeugen, die man will bzw. braucht.
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Lothar M. schrieb: > Überhaupt das Layout des Stepups: das Ding ist ein ein Sender, der > nebenher die Spannung hochsetzt. ROTFL
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> Glückwunsch, wieder was gelernt. Aber auch sonst kannst du an dem Design > noch einiges lernen... ;-) Was für ein impertinenter und offensichtlicher Versuch mir auch noch zusätzliches Wissen zu vermitteln, statt einfach eine Lösung zu präsentieren. Aus purem Trotz bin ich versucht, bei Mouser ein paar 1206-Steilkurven zu bestellen und einzulöten. Dann könnte der arme Strom viel einfacher die Richtung ändern, und das Problem wäre gelöst. Alternativ versuche ich es mal mit einem neuen Layout. Mal sehen, ob ich das mit dem Kreise-Malen kapiert habe. Als begleitende Lektüre hättest Du wahrscheinlich http://www.lothar-miller.de/s9y/archives/46-EMV-Optimiertes-Schaltreglerlayout.html empfohlen... Anbei das Ausgangslayout, und selbiges mit den Strompfaden für Laden und Leerlauf. Mit der Bitte um allfällige Kommentierung. Ich bin unsicher, wie es nach dem GND-Via weiter geht. Welchen Pfad der Stromfluss auf der GND-Plane einschlägt. Ist ja nicht so 100% deterministisch. Im Prinzip ist diese Platine der Versuch, den LDO loszuwerden. Ich war mir aber nicht sicher, ob der angehängte LC-Filter den Ripple auf das gewünschte Maß ("wenige mV") reduziert, und ob der FB-Pin vor oder nach diesem Filter funktioniert. Wenn ich an der Mathematik scheitere, kommt halt LtSpice zu Einsatz. Und das Simulationsergebnis stimmte mich ganz hoffnungsvoll. Erkenntnis: Der Ripple wird minimiert, der FB-Pin kann nach dem Filter angeschlossen werden. Zumindest mit den getesteten Szenarien (5V In, 10-500mA Last). Und genau diesem Wandler. Messung anbei. Der ebenfalls getestete MIC2250 dreht bei kleinen Last die Schaltfrequenz gnadenlos runter. Sah nicht schön aus. Gruß Holger
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Grüß Euch! Ich hatte vor 2 Monaten exakt das selbe Problem: Frische PCBs von BetaLayout verlötet, angeschlossen und hab mir gleich mal einen USB-Port ruiniert, weils einen Kurzen zw 5V und GND gab. Nach langem Suchen unterm Mikroskop fand ich dann 4 Testpoints, die alle Kontakt auf die GND-Plane hatten (siehe Bild). Also gleich mal BetaLayout angemault, wie das sein kann und die haben mir dann das kicad-file geschickt, in dem man schön die verbundenen TPs sieht (siehe Bild). Ich hätt also vorm speichern nochmal einen DRC machen sollen, der das aufgetrennt hätte.
> Ich hätt also vorm speichern nochmal einen DRC machen sollen, der das > aufgetrennt hätte. Ein DRC checkt, aber trennt nicht.
DSGV-Violator schrieb: > Ein DRC checkt, aber trennt nicht. Wenn man ihn so eingestellt hat, dass er die Flächen vorher neu füllt (ist m.E. bei Kicad die Voreinstellung), dann in diesem Falle wohl schon.
> Wenn man ihn so eingestellt hat, dass er die Flächen vorher neu füllt > (ist m.E. bei Kicad die Voreinstellung), dann in diesem Falle wohl > schon. Das wiederum bringt nur etwas, wenn die Layout-Komponente alle Änderungen des Schemas kennt. Ich habe nicht sicher rausbekommen, woran's bei mir lag. Aber ich tippe stark darauf, im Endspurt das einmal vergessen zu haben.
Jörg W. schrieb: > DSGV-Violator schrieb: >> Ein DRC checkt, aber trennt nicht. > > Wenn man ihn so eingestellt hat, dass er die Flächen vorher neu füllt > (ist m.E. bei Kicad die Voreinstellung), dann in diesem Falle wohl > schon. KiCad 6.0 hab ich hier nicht am Start, kann das also nicht überprüfen. Es bringt die Schilderung vom "vergessenen DRC-Lauf" (resp. nicht gelesenen log-file" die Idee auf, einen "test if check is present" in den Toolchain-Abschluß einzubauen. Also regelmäßig ein Design mit bekannten Designfehler durchlaufen zu lassen um die Effizienz der (globalen) Design-rule-check-Automatisierungen zu überprüfen. Vergleichbar mit der regelmässigen Überprüfung der RCD-Sicherungen durch Betätigung der Testauslösung/Prüftaste zweimal im Jahr. https://de.wikipedia.org/wiki/Fehlerstrom-Schutzschalter#Pr%C3%BCftaste Blöd natürlich, wenn für das eigentliche Projekt, die interessanten DRC deaktiviert sind. Kennt KiCAD eine Unterscheidung in globale/projektspezif. aktivierte DRC-Rules?
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KiCAD 7 (andere Versionen habe ich gerade nicht hier) lässt sich so einrichten, dass sowohl vor dem DRC als auch vor dem Gerber-Export die Füllflächen noch einmal neu berechnet werden. Beides würde ich sehr empfehlen, ebenso die Checklisten von Andrew Zonenberg für Schaltplan und PCB (https://github.com/azonenberg/pcb-checklist).
DSGV-Violator schrieb: > Kennt KiCAD eine Unterscheidung in globale/projektspezif. aktivierte > DRC-Rules? Die sind m.W. immer erstmal projektspezifisch. Du kannst allerdings die Einstellungen eines anderen Projekts (Boards, genauer gesagt) übernehmen, und beispielsweise Aisler stellt für diesen Zweck ein Template bereit, dessen DRC-Regeln man importieren kann.
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Michael G. schrieb: > KiCAD 7 (andere Versionen habe ich gerade nicht hier) lässt sich so > einrichten, dass sowohl vor dem DRC als auch vor dem Gerber-Export die > Füllflächen noch einmal neu berechnet werden. Wenn ich mich nicht ganz falsch erinnere, ist das sogar Default. Man wird immer gefragt, ob man die Füllflächen neu berechnen möchte, bevor Gerber erzeugt werden.
Holger L. schrieb: > Vermutlich habe > ich die wirklich wichtigen Verstöße darüber übersehen. Ich kenne keine unwichtigen Verstöße. *Rule Violations: 0*, ansonsten geht das Ding nicht raus. Man muß dann eben die Rules soweit anpassen, bis der DRC durchläuft.
Peter D. schrieb: > Ich kenne keine unwichtigen Verstöße. *Rule Violations: 0*, ansonsten > geht das Ding nicht raus. > Man muß dann eben die Rules soweit anpassen, bis der DRC durchläuft. Genau das! ERC ignoriere ich das meiste - interessiert mich nicht. Aber DRC darf keine Fehler reporten. Entweder ist im Design was faul oder man muss die Settings so anpassen, dass Fehler verschwinden und der Hersteller das trotzdem noch fertigen kann. Kann mich erinnern, was mit der neuersten KiCad Version aber plötzlich für neue Fehler hinzugekommen sind - hab ich einige abgeschaltet 🙈
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