Bis jetzt habe ich mir der Luxus gegönnt und vierlagig mit Ground- und Powerplane geroutet. Laut diversen Quellen soll man Powerplanes aber bei Signallagenwechseln partout vermeiden (siehe z.B. hier: https://www.youtube.com/watch?v=kdCJxdR7L_I). Im Anhang findet ihr ein Beispiel, bei dem es relativ simpel war statt der Powerplane mit VCC einmal um die PCB zu gehen. Ist das sinnvoller? Ab welchen Risetimes wird das wirklich relevant? Wie wägt man das bei komplexeren Boards ab, wo man nicht so einfach außen rum kommt? Wie nah an den Signallagenwechseln sollte ein Via die Groundplanes verbinden?
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Power planes habe ich eigentlich nie (ja, es gibt Sonderfälle). GND-plane dagegen zu 99%. GND schön nahe am IC per via verbinden und möglicht kleine (0402 ist schon ziemlich gut) Cs verwenden. Dieses C-stacking mit 1n...X uF ist dann eigentlich so gut wie nie notwendig. Top ist meist Power+high-speed. Darunter dann GND für die Signalintegrität und darunter dann den Rest. (Ergibt sich aus meinem stackup) Unter 4 layer mache ich eigentlich nicht mehr. Normal hast du irgendwas mit Impedanz Anforderungen am PCB. Da müsstest du dann wieder 0.8mm PCB und darunter bestellen, damit du von den Trace-Abmessungen in vernünftige Dimensionen kommst... zahlt sich aller meistens nicht aus... 73
Brüno schrieb: > Bis jetzt habe ich mir der Luxus gegönnt und vierlagig mit Ground- und > Powerplane geroutet. tl;dw: Video ist zu lang. Gibt es relevante Ausschnitte, die man sich anschauen sollte? Ich lasse meine Platinen mittlerweile immer mit zB +3.3V und GND Planes als 4-lagige Platinen machen. Oftsogar, wenn 2 seitig gehen würde - aber wieso? Routing dauert länger, weil man überlegter und sauberer arbeiten muss usw, und 4-Lagen kosten kaum noch etwas mehr. Ich hinterfrage das schon lange nicht mehr, weil ich niemals irgendwelche Nachteile bermerkt hab. Stattdessen wird die Stromversorgung sauberer und solider und Versorgungspins werden stur und hirnlos einfach in die Zwischenlayer genagelt. Äußerst pragmatisch quasi ...^^ Bei HF-Kram wie Antennen auf der Platine oder Leitungen zu einem Antennenanschluss oder impedanzkontrollierten Leitungen schau ich aber nochmal genau ...
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Moin, Meine Ansicht ist die: Wenn der M1 SMD Verbinder nicht wäre, wäre eine zweilagige PCB völlig ausreichend für einen AVR wenn man die Vdd/Vss sinnvoll realisiert. Natürlich muß man die Abblockung zwischen den MCU Vdd/Vss Pins den üblichen Regeln nach realisieren. So aber wäre für Dein Design eine 4-lagige LP besser. Generell ist eine vierlagige LP mit GP/VCC Layer wegen der induktivitätsarmen Eigenschaften des Masse- und Versorgungsnetz sauberer und daher vorzuziehen. Für empfindliche Analogbeschaltung gilt wie immer Schleifen zu vermeiden und das Design Stromflußmässig durchzugehen, daß die üblichen Empfehlungen für Analog Verdrahtung nicht verletzt werden. Das gilt such für gemischte Analog/Digital Designs. Man sollte sich immer vor Augen halten, daß Stromfluß immer einen Kreislauf darstellt und sich Ströme immer einen Rückweg zur Quelle suchen. Wenn man da nicht richtig plant, gibt es unkontrolliertes Verhalten, was EMC Kontrolle erschwert. Moderne MCUs weisen oft IO Flankensteilheit Einstellungsmöglichkeiten auf, die man ausnützen sollte. Generell gilt, die IOs nur so schnell zu konfigurieren wie es die Anwendung erfordert. Im Interesse bestmöglicher EMC sollten IO generell auf langsamsten Modus eingestellt werden. Nur individuelle IOs, die es unbedingt benötigen werden schneller eingestellt. Das verringert EM Austrahlungen beträchtlich. Für schnelle Verbindungen (beim AVR hauptsächlich SPI) enpfiehlt es sich kleine Serien Rs vorzusehen um Reflexionen der SCK/MISO/MOSI zu absorbieren. HCCMOS neigt generell zu Überschwingern wenn man Kompromisse im Layout machen muß. Bei guten und durchdachtem Layout sind die SPI Signalflanken (mit 350MHz Oszi untersucht) generell sehr sauber und zeigen praktisch keine Überschwinger auf. Im Interesse von EMC Reduzierung empfiehlt es sich, alle Signalverbindungen mit Serien Rs zu versehen. Die unvermeidlichen Verdrahtungskapazitäten zusammen mit den Serien Rs bilden einen milden Tiefpass der EMC Werte generell vermindert bzw. abschwächt. Obendrein bilden die Serien Rs einen gewissen Überlastungsschutz gegen versehentliche Überspannungen (Zu hoher Strom tötet). EMC Verträglichkeit benötigt einen holistischen Designansatz und viel Erfahrung um bestmögliche Werte zu erreichen. Generell, wenn man keine groben Fehler macht, machen AVRs keine besonderen Schwierigkeiten, was EMC angeht. Was man unbedingt unter allen Umständen vermeiden sollte, ist, Drahtverbindungen, Flexkabel direkt und nahe über schnelle CMOS Devices zu führen. Die sind ein EM Abstrahlungspunkt höchster Ordnung. Ein Kunde von mir machte dies und fiel beim EMC Test durch, der gerade das gemacht hat. Verändern der inneren Modulverdrahtung beseitigte die Probleme. (Wer mir nicht glaubt, soll sich mit einem Stück Koaxkabel mit ein paar Wdg. Draht am Ende und einem Spectrumanalyzer mal systematisch die LP zu mappen). Direkt über solche ICs ist die Störleistung extrem hoch. (Ein statischer aufgeklebter Cu Shield über der IC Oberfläche hilft da Wunder) Jedenfalls rate ich Dir in Deinen Fall bei Deinem 4-Lagigen Design zu bleiben. Ersparst Dir viel Sorgen.
Danke für euren Input. Dass sowas auf 2 Lagen ein Krampf wäre, ist mir bewusst. Deshalb ging ich bis dato immer nach dem Schema Signal-Ground-VCC-Signal vor. Die Frage die sich mir stellt, ist ob die Lösung im Anhang mit zwei Groundplanes und VCC nur da wo es gebraucht wird (und ohne die Planes unter Signalen zu zerschneiden) sinnvoller ist. Die Kondensatoren zwischen GND und VCC sitzen ja immerhin direkt da wo sie gebraucht werden. Mampf F. schrieb: > tl;dw: Video ist zu lang. Gibt es relevante Ausschnitte, die man sich > anschauen sollte? Die Diskussion um Powerplane oder nicht bei vier Lagen geht bei 18:45 los.
Brüno schrieb: > Die Frage die sich mir stellt, ist ob die Lösung im Anhang mit zwei > Groundplanes und VCC nur da wo es gebraucht wird (und ohne die Planes > unter Signalen zu zerschneiden) sinnvoller ist. Nö. Aus HF-Sicht ist eine komplette (möglichst wenig durchbrochene) Lage mit Vcc das gleiche wie eine mit GND.
Jörg W. schrieb: > Nö. Aus HF-Sicht ist eine komplette (möglichst wenig durchbrochene) Lage > mit Vcc das gleiche wie eine mit GND. Laut Video und anderen Quellen gilt das nur, wenn man keine Lagenwechsel hat.
Entscheidend ist, eine möglichst große zusammenhängende Fläche zu haben, also möglichst nur einzelne kreisförmige Aussparungen um potenzialfremde Vias. Ob die Fläche gleichspannungsmäßig auf 0 V, 3,3 V, 5 V oder 230 V liegt, ist der HF völlig egal. Das gilt natürlich für eine GND-Fläche genauso. Wenn du solche Flächen mit irgendwelchen länglichen Öffnungen durchbrichst, produzierst du potenzielle Schlitzantennen.
Jörg W. schrieb: > ist der HF völlig egal Ich wiederhole mich, siehe oben.. Die Erklärung dahinter ist auch äußerst einleuchtend. Bei HF läuft der Rückstrom direkt unterm Signal. Wenn man dann einen Lagenwechsel hat und sich der Bezug von GND auf VCC ändert, muss sich der Rückstrom einen Umweg über den nächsten Kondensator suchen.
Ich verstehe nicht, wieso du irgendwelche Lagen wechseln willst. Wenn du eine Lage für GND und eine für Vcc hast, dann geht doch alles auf kurzem Weg dahin, fertig ist es. Was soll da "wechseln"? Dass die Cs natürlich auf einer Außenlage sind, ist klar, und genauso klar ist es, dass die Stromimpulse selbst aus diesen Cs befriedigt werden (auch wieder unabhängig davon, ob die GND- oder die Vcc-Seite). Irgendwie musst du mal eine Skizze machen.
Jörg W. schrieb: > Was soll da "wechseln"? Das Signal wechselt von oben nach unten. An der Stelle wechselt auch die Bezugslage auf der der Rückstrom fließt, Thema Mikrostrip. Wenn die Innenlagen das gleiche Potential haben, macht man einfach ein nahes Via in die Bezugslagen. Bei VCC und GND kann der Rückstrom erst über den nächsten Kondensator die Bezugslage wechseln. Die Problematik wird im Video sehr anschaulich erklärt, die Bilder/Skizzen fangen ab 18:45 an.
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Ich habe mir das Video nicht angeguckt, aber ich finde das viel zu theoretisierend. Die Stromimpulse kommen immer aus dem C, und das sollte nah an den Pins sitzen. Hin- und Rückstrom fließen dann genau da entlang. Genau dafür braucht ja CMOS auch den Stützkondensator, weil eben im Umschaltmoment viele interne Kondensatoren umgeladen werden müssen, aber statisch nur wenig Reststrom fließt. Die Planes laden zwischenzeitlich die Cs nach. Die wichtigste Aufgabe der Planes (egal welches Potenzial) ist es, dabei niederimpedant zu sein, also wenig Induktivität zu haben. Das erreichst du mit einer möglichtst flächigen Verteilung. (Das trifft natürlich bei einem 2lagigen Aufbau ganz genauso zu.)
Brüno schrieb: > Im Anhang findet ihr ein Beispiel, bei dem es relativ simpel war statt > der Powerplane mit VCC einmal um die PCB zu gehen. Ist das sinnvoller Nein. Um ein bei Digitaltechnik fast unbedeutendes Detail, den Noise auf der Spannungsversorgung, ein kleines bisschen kleiner zu machen, handelst du dir ein Riesen-EMV Problem mit der einen Windung auf VCC ein. Bedenke, wo die Ströme langlaufen, jeder Strom über VCC fliesst über GND zurück und zwar nicht auf kürzesten Weg, sondern jeweils in nächster Nähe, also unter der VCC Leitung. Verlege VCC wenigstens sternförmig, wenn du es schon routest, und sorge dafür, dass unter VCC eine ununterbrochene GND liegt. Im Prinzip hat das Video recht, aber man sollte sabei nicht die wirklich grossen Klopfer aus dem Blick verlirren. Kammartige VCC/GND Führung 'aussenrum' war die Ursache der Probleme als die Taktraten über 1MHz gingen.
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Jörg W. schrieb: > Ich habe mir das Video nicht angeguckt, aber ich finde das viel zu > theoretisierend. Dann solltest du dir das Video vielleicht ansehen? Da ist nicht wirklich viel Theorie dabei und das Thema hier darzulegen, wäre sehr umfangreich. Dass bei HF der Rückstrom direkt in der Plane unter der Leiterbahn läuft, sieht man im ersten Anhang. Wenn dann auf einmal die andere Plane mit anderem Potential übernimmt, muss der Rückstrom seinen Weg erstmal suchen. Bei 100um Kern zwischen den Planes mag das kapazitiv noch einigermaßen klappen (siehe zweiter Anhang), aber schön ist das wohl nicht, und typischerweise sind das mehrere 100um. Dazu sieht man entsprechende Simulationen im Video. Deshalb die Frage, ob das ein relevanter Effekt ist...
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GND und Power sind normalerweise so sehr kapazitiv gekoppelt, dass man sie HF-mäßig beide als GND ansehen kann. Wenn natürlich deine ganze Platine nur drei Abblock-Cs zwischen beiden hat, trifft das nicht mehr zu, aber wenn da zwanzig Cs verteilt sind, dann schon. Aber wie schon geschrieben, das passt auch nur dann, wenn eben auch die Power-Plane wenig zerstückelt ist, denn dann hat sie auch nur wenig Induktivität. Umgedreht gilt das gleiche auch für GND, auch die darf nicht zerstückelt sein. Ich verstehe wirklich nicht, warum da jemand Unterschiede zwischen GND und Vcc machen will. Wenn du die Power-Plane in Frage stellst, müsstest du die GND-Plane genauso in Frage stellen. Die unterliegt den gleichen Kriterien.
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Michael B. schrieb: > Verlege VCC wenigstens sternförmig, wenn du es schon routest, und sorge > dafür, dass unter VCC eine ununterbrochene GND liegt. Du meinst wie im Anhang? Michael B. schrieb: > Bedenke, wo die Ströme langlaufen, jeder Strom über VCC fliesst über GND > zurück und zwar nicht auf kürzesten Weg, sondern jeweils in nächster > Nähe, also unter der VCC Leitung. Meinem Verständnis nach kommen die Ströme aus dem Kondensatoren und laufen dann unterm Signal in der nächsten Fläche. Wechselt man bei zwei Flächen mit unterschiedlichem Potential die Seite, ist jedes Signalvia ein Störer.
Moin, Wie schafften es früher nur die Konsumerelektroniker Designer funktionierende AV Elektronik mit einseitigen Pertinax LP und vielen, vielen Drahtbrücken zu zaubern? Erst wenn es um wirklich anspruchsvolle Designs geht wie High Speed Busse (PCIe, SATA, Displayport, etz.) lohnt es sich alles richtig zu machen. Was mich betrifft, mache ich so viel richtig wie es die Rahmenbedingungen und Konstruktiknsgegebenheiten noch erlauben. Wenn das nicht wahr wäre, würde ja keine Elektronik auf Steckbrett mehr oder weniger gut funktionieren. Dem MCU geht es in der Hauptsache um ordnungsgemässes Abblocken der Vdd, Vss Pins, Quarzbeschaltung, Eindeutige Logiklevel Zuordnungen und schon ist das arme Ding "Happy". Wenn dann noch die Masserückführungen einigermassen stimmen ist der arme Teufel restlos glücklich:-) HCMOS ist dafür bekannt Rechtecke mit starken Überschwinger zu produzieren. Auch bei schlechten Aufbau helfen dann immer Serienwiderstände (33-100R) diese Gesellen im Zaum zu halten, Laddie:-) Generell muß man lediglich bei den SPI und weniger beim UART oder I2C aufpassen. Normale MCU Steuer IO ist da in der Regel ziemlich anspruchslos. Man sollte halt alles Sorgenvolle mit einem geeigneten Oszi untersuchen um sicher zu sein. UC sind da im Allgemeinen wesentlich anspruchsloser wie Mikroprozessorbusse. Wie schafften es die früheren Designers nur? Die alten Apple Clones, IBM PCs earen zum Teil mit nur zweilagigen LP aufgebaut. Das wirkliche Geheimnis ist, daß man sich immer vor Gesicht führte wie Strom fließen will. Solange man da keine eklatanten Fehler macht, fliegt sogar ein Scheunentor:-) Was ich damit sagen will, jede Art von Verbindung zum uC hat seine eigenen Ansprüche. Nicht alles muß perfekt sein. Perfekt muß es nur dirt sein wo es aus ekektromagnetischen Gesichtspunkten zwingend notwenig ist. Ein erfahrener Designer weiß wo er sich gehen lassen darf und wo es auf Einhaltung der einschlägigen Maßnahmen ankommt. Das ist so ziemlich das Geheimnis des Erfolgs. Aber was weiß denn ich? Ich mach's ja erst seit vierzig Jahren+:-) Ich war übrigens erstaunt vor vielen Jahren eine zweilagige 386SX PC Hauptplatine zu sehen. Hatte sechs ISA Steckleisten. Ging auch einwandfrei. (Das ist kein Jägerlatein!). Allerdings war die hochintegriert. Da waren vielleicht sechs ICs drauf. VG, Gerhard P.S. nichts für ungut, Leute...
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Jörg W. schrieb: > Wenn natürlich deine ganze > Platine nur drei Abblock-Cs zwischen beiden hat, trifft das nicht mehr > zu, aber wenn da zwanzig Cs verteilt sind, dann schon. Selbst bei 20, die Umwege der Rückströme sind ziemlich lang. Jörg W. schrieb: > Wenn du die Power-Plane in Frage stellst, müsstest > du die GND-Plane genauso in Frage stellen. Die unterliegt den gleichen > Kriterien. Es ist egal ob Power- oder Groundplane, solange beide Planes gleiches Potential führen und mit Vias nahe der Signalvias verbunden sind, hat man natürlich keinen Stress, siehe Anhang. Problematisch wird es (angeblich), wenn die Planes unterschiedliches Potential führen, und die Erklärungen und Simulationen aus dem Video wie auch aus sehr vielen Paperns (googeln nach "return current via") sind zumindest einleuchtend.
Gerhard O. schrieb: > Was mich betrifft, mache ich so viel richtig wie es die > Rahmenbedingungen und Konstruktiknsgegebenheiten noch erlauben. Das ist auch mein Ansatz, und ich fahre mit Signal-Ground-VCC-Signal seit Jahren problemlos. Nichts desto trotz hinterfrage ich meine Angewohnheiten regelmäßig, und bezüglich Powerplane war das Video ein Anstoß.
Brüno schrieb: > Selbst bei 20, die Umwege der Rückströme sind ziemlich lang. Ich halte das trotzdem für völlig theoretisierend. Sicher kann man da einen pathologischen Fall simulieren, aber wie praxisrelevant ist der? Highspeed-Signale werden eh symmetrisch geführt, da interessiert das keinen. Die größten Stromimpulse sind die in der Versorgung, dafür sind die Cs nahe an den Pins unterzubringen. Moderne ICs haben dafür auch Vcc/GND-Paare nebeneinander, anders als das DIL-Urgestein früher. Schnelle single-ended Signale sind oft nur kurz, und wenn man Wert drauf legt, kann man diese ja priorisiert auf einer Seite führen. Ansonsten, den von Gerhard beschriebenen Fall eines SPI, der über die ganze Platine herum flog, hatte ich auch schon mal, und für den brauchte ich schon aus Signalintegritätsgründen eine Serienterminierung an der Quelle. Gerhard O. schrieb: > Wie schafften es früher nur die Konsumerelektroniker Designer > funktionierende AV Elektronik mit einseitigen Pertinax LP und vielen, > vielen Drahtbrücken zu zaubern? Wobei man der Gerechtigkeit (heute gegenüber) natürlich anmerken muss, dass diese sich damals um irgendwelche EMV-Abstrahlungen keine Rübe gemacht haben. Eine 2-m-Handfunke neben einem Computer zu betreiben, war in den 1990er Jahren völlig aussichtslos. Heutzutage hat jeder Funkamateur einen Computer im Shack …
Jörg W. schrieb: > aber wie praxisrelevant ist der? Genau das ist die Frage. Jörg W. schrieb: > Highspeed-Signale werden eh symmetrisch geführt, da interessiert das > keinen. Was mit Signallagenwechseln und Power- und Groundplane auf 4 Lagen nicht möglich ist. Im Video wird ab 44:30 übrigens ein Extremfall gemessen, die zweite Plane als "isoliertes" Netz ohne Bypasscaps oä gegen beide als Ground mit Vias verbunden gibt mehrere hundert mVpp in einem parallel verlaufenden Leiterzug. Da mich das Ganze interessiert, werde ich wohl einfach ein paar Testboards bestellen, einmal mit Ground- und Powerplane, einmal mit zwei Groundplanes und VCC außenrum, einmal mit zwei Groundplanes und VCC sternförmig und einmal ohne Planes. Ich habe leider weder VNA noch Feldsonden zur Verfügung, aber mit einem 2GHz Oszi sollte man wenn ein ganzer Port gleichzeitig gegen Last schaltet vielleicht was ähnliches wie im Video sehen. Vielleicht sieht man bei den relativ langsamen Flanken auch garnichts, schauen wir mal..
Brüno schrieb: > Laut diversen Quellen soll man Powerplanes aber bei > Signallagenwechseln partout vermeiden (siehe z.B. hier: Bei dir geht es um wenige zehn MHz, nicht GHz.
Rainer W. schrieb: > Bei dir geht es um wenige zehn MHz, nicht GHz Im verlinkten Video wird mehrfach der einfache Mikrocontroller erwähnt, die Messungen werden an einer Platine mit Standardgattern durchgeführ. Die Ausgangsfrage bleibt von den Antworten hier weiterhin unbeantwortet..
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Brüno schrieb: > Bis jetzt habe ich mir der Luxus gegönnt und vierlagig mit Ground- > und > Powerplane geroutet. Laut diversen Quellen soll man Powerplanes aber bei > Signallagenwechseln partout vermeiden Umgekehrt finde ich es verständlicher: man soll bei kritischen Signalen Signallagenwechsel vermeiden. Bevor ich auf meine GND-Lage verzichte, spendiere ich 2 Lagen mehr oder nehme einen anderen Chip.
Bauform B. schrieb: > Umgekehrt finde ich es verständlicher: man soll bei kritischen Signalen > Signallagenwechsel vermeiden. Jap genau, oft richtet sich die Anzahl der Lagen und der Lagenaufbau auch an dem aus, was man an kritischen Signalen hat und wie / wo man diese routen muss. Beispielsweise, wenn man nicht drum herumkommt, dass man ein differentielles impedanzkontrolliertes Paar auf den beiden Außenlagen routen muss, dann muss man schon drüber nachdenken, ob man nicht 6 Layer spendiert und der 2te und 5te Layer jeweils GND ist. Bei µC-Schaltungen ohne jegliche HF-Signale (zB WLAN, Bluetooth, USB (high-speed), Ethernet) würde ich mir nichtmal Gedanken machen, ob meine +3,3V der 2te oder 3te Layer von 4 ist.
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Beitrag #7498686 wurde vom Autor gelöscht.
Brüno schrieb: > Im verlinkten Video wird mehrfach der einfache Mikrocontroller erwähnt, > die Messungen werden an einer Platine mit Standardgattern durchgeführ. Da geht es um Rauschen durch Verkopplung des Massepfades beim Einsatz von Vias und Rechnerkerne, die etliche Ampere ziehen.
Rainer W. schrieb: > die etliche Ampere ziehen Das wird als einer der wenigen 'compelling reasons' für Powerplanes genannt, ansonsten soll man keine nehmen. Die Ergebnisse der Tests werden es zeigen, ich mache nächste Woche die Layouts fertig.
Brüno schrieb: > Die Ergebnisse der Tests werden es zeigen, ... Was für Tests willst du verwenden, um den Unterschied mit/ohne Powerplane zu bewerten?
Rainer W. schrieb: > Brüno schrieb: >> Die Ergebnisse der Tests werden es zeigen, ... > > Was für Tests willst du verwenden, um den Unterschied mit/ohne > Powerplane zu bewerten? Wird spannend. Unter anderem auch, weil er dann auch mit passendem Equipment richtig messen können muss, um auf richtige Schlüsse zu kommen. Daran zweifle ich etwas ...
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Brüno schrieb: > Selbst bei 20, die Umwege der Rückströme sind ziemlich lang. dafür gibt es einen total einfachen Ausweg: So wie man GND Vias braucht in der Nähe eines Signalvias, wenn man die (GND) Bezugsflächen wechselt (relevant natürlich nur bei Designs mit mehreren GND Planes) so kann man einfach einen kleinen (0402) 10nF Kondensator zwischen der VCC und der GND plane bauen in der Nähe des Signallagenwechsels. Dadurch kann der Rückstrom einfach über den Kondensator springen und muss nicht erst bis zum nächstgelegenen Abblockkondensator laufen. Das ist überhaupt kein Problem. Ja, man kann auf die Signalplane verzichten und eine Baum- oder U Struktur erstellen (Keinen geschlossenen Ring, Jörg hat erklärt, wieso das eher ungünstig ist!) aber das ist nur dann wirklich sinnvoll, wenn man damit eine Lage sparen kann. Man muss dann aber aufpassen, dass die Signalleitungen in benachbarten Lagen nicht allzulang parallel verlaufen, sonst kauft man sich ein Übersprechen auf den Signalleitungen ein. Da ist es sicherer, eine GND (oder VCC) Fläche zwischen die Signale zu legen. Die Bezugsfläche eines Signals ist immer die nächstgelegene Fläche, egal welches Potential sie hat. Bei zwischen Flächen eingeschlossenen Signalen sind diese anteilig zum Abstand beteiligt. Es ist übrigens im ganz allgemeinen so, dass beim Thema EMV Gerechtem Design mehrere Meinungen kursieren, welche alle ihre Vor- und Nachteile haben. Du kannst da problemlos 5 Experten fragen, 5 aussagen vorfinden die alle richtiig sind und sich doch komplett ausschließen gegenseitig. Man muss halt mit etwas Erfahrung an die Sache herangehen und dann für jedes Projekt, teilweise für jeden Schaltungsteil separat entscheiden, welches Konzept jeweils wohl am Zielführendsten ist. Es gab mal einen Demonstrator, mit FPGA und jede Menge schneller Bausteine (Ram und Co) auf einer Multilayer Platine ohne einen einzigen Stützkondensator, welche EMV und funktionstechnisch unauffällig war. Das ist also möglich. Aber das jetzt herzunehmen und auf Basis dessen auf Stütz und Abblockkondensatoren zu verzichten ist doch mehr als fragwürdig. p.p.s.: Ein Video schauen macht einen noch lange nciht zum Meister des EMV designs. Das wird man bestenfalls wenn man mehrere Vorträge mit unterschiedlichen Herangehensweisen und deren Begründungen gehört hat und wenn man des Weiteren schon in einigen eigenen Designs die Vor- und Nachteile selbst erfahren durfte. Auf dem Papier allein wird das nichts.
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