FET abgeraucht

[Christian (dragony)]

Nabend.

Es geht um den FET IRLR6225. Ich habe das Gate mit einem 2M2 Widerstand 
mit GND verbunden, für den Fall, dass der µC mal in den Reset geht. Der 
µC selbst steuert den FET mit einem 2k2 Widerstand in Serie an.

Nun flossen da durchgehend 12A durch, als ich entschieden habe, den µC 
mal eben neu zu flashen. Nach dem Reboot gabs dann deutliche 
Rauchzeichen.

Meine Annahme ist: Der µC ging durch das Flashen in den Reset und hat 
die Beine hochgenommen. Das Gate hat sich jetzt via 2M2 Ohn nach GND 
entladen. Das war wohl zu langsam und der FET ist durchlegiert.

Macht das Sinn? Wie kann ich den R nach GND berechnen, damit sowas nicht 
passiert?

DB angehängt.

[Εrnst B. (ernst)]

Christian schrieb:
> Macht das Sinn? Wie kann ich den R nach GND berechnen, damit sowas nicht
> passiert?

du schaust im Datenblatt deines µCs nach den Input Leakage 
(ö.Ä.)-Werten, vmtl. unter "Electrical Characteristics".

Beim alten Atmega328 wäre das 1µA im worst-case. Berechne den Pull-Down 
so, dass die Gate-Spannung unter der Vgsth bleibt.


Ob's beim Abschalten dann schnell genug geht, findest du am einfachsten 
in einer Simulation (z.B. LTspice) heraus. Ist kein Linearer 
Spannungsabfall wg. dem Miller-Plateau.

[H. H. (Gast)]

Christian schrieb:
> Das Gate hat sich jetzt via 2M2 Ohn nach GND
> entladen. Das war wohl zu langsam und der FET ist durchlegiert.

So wird das gewesen sein.

Genaueres bringt eine nähere Betrachtung des Miller-Plateaus und der 
SOA.

[Christian (dragony)]

Dass ich ins SOA schauen muss ist mir auch klar. Und weiter? So banal 
ist das nicht!

[Wf88 (wf88)]

Was ist der Grund dafür, dass du den FET so langsam durchschaltest?

IO-Pin -> 10R -> Gate -> 1k -> GND

[Michael B. (laberkopp)]

Christian schrieb:
> Wie kann ich den R nach GND berechnen, damit sowas nicht passiert?

100k

Das Problem ist nicht nur, dass knapp 4nF in knapp 10ms entladen werden, 
davon vielleicht 2ms in der aktiven Region, sondern dass die beim 
Abschalten ansteigende Drain-Spannung kapazitiv über 1nF auf das Gate 
durchschlägt und wieder hochzieht, und damit das Gate weit länger in der 
aktiven Region hält, vielleicht 10ms.

[Christian (dragony)]

Wf88 schrieb:
> Was ist der Grund dafür, dass du den FET so langsam durchschaltest?
>
> IO-Pin -> 10R -> Gate -> 1k -> GND

Es ist ein BMS. Da möchte man gerne wenig verbrennen.

[Christian (dragony)]

Michael B. schrieb:
> Christian schrieb:
>> Wie kann ich den R nach GND berechnen, damit sowas nicht passiert?
>
> 100k

Wie hast du das berechnet? Oder ist das einfach so best practice? ;)

> Das Problem ist nicht nur, dass knapp 4nF in knapp 10ms entladen werden,
> davon vielleicht 2ms in der aktiven Region, sondern dass die beim
> Abschalten ansteigende Drain-Spannung kapazitiv über 1nF auf das Gate
> durchschlägt und wieder hochzieht, und damit das Gate weit länger in der
> aktiven Region hält, vielleicht 10ms.

Meinst du Crss? Das liegt bei 650pF. Am Drain liegen übrigens 15V an, 
wenn der FET high-Z ist. D.h. ich muss nach meinem Verständnis noch 
650p*15V=10nC dazurechnen. Das macht den Kohl jetzt aber auch nicht 
fett.

Viel wichtiger ist es doch, dass ich verstehe, wie ich jetzt das SOA 
Diagramm anwenden soll. Wenn ich mal die 10ms Kurve nehme, ist die jetzt 
halt stark abhängig von Vds. Leider ist Vds dynamisch, da es ein 
Abschaltvorgang ist. Als Hilfsmittel könnte ich die max avalanche energy 
heranziehen, denn die maximal umgesetzte Energie kann ich einfach 
berechnen.

Nur wie macht man es richtig?

[H. H. (Gast)]

Christian schrieb:
> Leider ist Vds dynamisch, da es ein
> Abschaltvorgang ist.

Aber Vgs ist konstant im relevanten Bereich, eben das Miller-Plateau. 
Siehe Bild 6 im Datenblatt.

[Wf88 (wf88)]

Christian schrieb:
> Es ist ein BMS. Da möchte man gerne wenig verbrennen.

Dann den R halt grösser machen...