1920x1200@60fps HDMI mit FPGA pins läuft stabil in einem AMD Versal FPGA setup (TE0950+CR00240). Lanerate ist dabei 1.54 Gb/s. Das design ist fast 1:1 übernommen von AMD VEK280 Reference design, nur der "serializer" ist ausgetauscht. Es gibt einen wrapper block was Daten von HDMI subsystem nimmt, je 40bit pro clock, die werden dann mit 5x clock mit 8 bit breite in das XPIO serializer X-PHY wizard weitergeleitet. Praktisch alles treiber, configs and control software ist das gleiche wie bei VEK280 design. Das neue design wird mal auch veröffentlicht! Schon geil zu sehen das 1.54Gb/s mit IO pins so gut läuft. Diesen datarate können auch Artix Ultrascale+ und Agilex-5. Ich bin immer überzeugt gewesen das HDMI mit FPGA pins wenig sinn macht, aber mit den neueren FPGA chips geht es schon ganz gut!
Warum sollte das keinen Sinn machen? Wird doch regelmäßig so gemacht - man muss nur aufpassen mit den Buffern und den Leitungslängen, sowie der Möglichkeit, des hot plugging. Was mich interessieren würde: Welches Brutto-Pixel-Format ist das? 2016 x 1272 ? Auch mal ein 1080p60 probiert? Mit einem Artix kriege ich nur 30fps und ein 2x24fps hin, dass aber nur von meinem freesynch angezeigt wird.
J. S. schrieb: > Warum sollte das keinen Sinn machen? Wird doch regelmäßig so gemacht - > man muss nur aufpassen mit den Buffern und den Leitungslängen, sowie der > Möglichkeit, des hot plugging. > es geht auch ohne Leitungslängenabgleich :) > Was mich interessieren würde: Welches Brutto-Pixel-Format ist das? > 2016 x 1272 ? wissen wir gar nicht, ist alles wie der AMD ref design es tut. Und es läuft OK > > Auch mal ein 1080p60 probiert? nein > > Mit einem Artix kriege ich nur 30fps und ein 2x24fps hin, dass aber nur > von meinem freesynch angezeigt wird. jo mit Artix geht 30fps noch gut
Antti L. schrieb: > es geht auch ohne Leitungslängenabgleich :) ich hatte eher die Kapazität im Auge. Lange Leitungen mit FPGA-Ausgängen direkt zu treiben und das Kabel gfs auch noch hot anzustecken, kann schnell den Tod bedeuten. Antti L. schrieb: >> 2016 x 1272 ? > wissen wir gar nicht, was sagt denn der Monitor, was es angeblich ist? Hättest du einen konkreten link zu dem demo design?
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J. S. schrieb: > Antti L. schrieb: >> es geht auch ohne Leitungslängenabgleich :) > > ich hatte eher die Kapazität im Auge. Lange Leitungen mit FPGA-Ausgängen > direkt zu treiben und das Kabel gfs auch noch hot anzustecken, kann > schnell den Tod bedeuten. > deshalb haben wir den LVDS-to-TMDS driver chip! > Antti L. schrieb: >>> 2016 x 1272 ? >> wissen wir gar nicht, > was sagt denn der Monitor, was es angeblich ist? 1980x1200 > > Hättest du einen konkreten link zu dem demo design? wir erst irgendwann nach EW24 verfügbar sein. Sorry.
Da scheint was noch nicht zu stimmen mit den Bruttopixeln und der Frequenz. Ist die 1,54 von oben inklusive b8b10? Antti L. schrieb: > jo mit Artix geht 30fps noch gut Gut ging eine IO-Rate von 11,88. Das entspricht genau dem üblichen 2200 x 1125 Vollbildraster bei 24Hz x 2 = Stereo. Das nette dabei ist gleich zweierlei: Mit einem Teiler 99 x 25 = 2475 bekommt man einen Referenztakt von exakt 48 kHz um sich auf eine Audio S/PDIF Signal zu synchen und mit einer PLL 25/27 erreicht man wieder die Videotakte und Audiotakte. Man muss nur durch 33 x 3 divideren, respektive es mit MUL = 33 hochzuziehen, um genau die Vielfachen von 27 zu bekommen. Dann geht parallel auch 1080p60 mit 30Hz als single HD Stream. Was ich probiert habe war 1928 x 1088 als 59,59 Hz Bild bei genau 125 MHz reduced blanking. Geht aber nur mit dem schnellsten Artix SG 1, läuft nicht lange und wird von den Monitoren nicht verstanden - d.h. Bildaussetzer. Mit den Transceivern ist es halt einfacher. Habe auch schon UHD mit dem Artix gemacht, aber das haut mit der PLL nicht zuverlässig hin, obwohl es formell geht und vom Core gebaut werden kann. Von HDMI habe ich mich aber für eigene Sachen eh verabschiedet - weil man damit nichts releasen kann, ohne dass da jemand die Hand aufhält. Wir brauchen DISPLAY-Port :-)
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