JTAG boundary scan komisches verhalten

[Antti L. (trioflex)]

Ich habe bis jetzt angenommen das bei FPGA JTAG EXTEST befehl alle FPGA 
I/O als Eingang oder Ausgang gesetzt werden können. Aber mindestens bei 
Lattice XO2 scheint es nicht der Fall sein. IO pin ist mit EXTEST als 
Ausgang gesetzt nur dann wenn der pin in FPGA design unbenutzt oder als 
Ausgang verwendet war. Pins die in FPGA design als Eingang sind, die 
bleiben bei boundary scan immer Eingang.

Ist das der fall bei anderen FPGA auch?

[Christian R. (supachris)]

Der Boundary Scan Test wird in der Regel ohne geladenes Design 
durchgeführt, da sind dann auch alle IOs bidirektional verfügbar (wenn 
sie denn Bidir Zellen haben, paar alte Spartan 3 usw hatten ja manchmal 
nur Inputs).
In der Hardware sieht man daher einen Jumper o.ä. vor um das Laden der 
Config aus dem Flash zu verhindern.
So haben wir das damal zumindest in den Schulungen bei Göpel in Jena 
gelernt und halten uns dran.

[Hans-Georg L. (h-g-l)]

https://www.xjtag.com/support/application-notes/working-with-configured-xilinx-and-altera-devices/

ps. Und niemals die Pullup Widerstände an den JTAG Eingangspins 
vergessen ;-)

[Bradward B. (Firma: Starfleet) (ltjg_boimler)]

Lattice XO2 wird als non-volatile CPLD bezeichnet - das wird erklären, 
warum im JTAG-Mode Verhalten (als Eingang/Ausgang konfiguriert) aus 
einer vorherigen Configuration "sichtbar ist".

FPGA sind fast ausschließlich volatile, sprich nach einem PowerUp und 
vor Configuration ist alles im Grundzustand, "Einstellungen" aus 
vorherigen Configuration nicht sichtbar.

https://www.latticesemi.com/view_document?document_id=38834 p.10

Edit: Schau mal die Beschaltung von sysconfigport an, vielleicht gibt es 
da eine Option. Ansonsten scheint es, das JTAG erst nach 
PowerUp-configuration aktiv ist.

[Andreas U. (Gast)]

Woher zieht sich denn der Lattice diese Infos zu power up?