Verstehe ich das korrekt, dass die Powerup sequenz immer von der kleinsten zur grössten Spannung erfolgen muss? Wenn ich mich nun dazu entschliesse alles mittels LDOs aus 3.3V zu generieren, kann ich die Sequenz ignorieren? Bem Cyc V steht ohnehin nur recomended für den geringsten Energieverbrauch beim Einschalten. Worin besteht genau die Motivation dieser Power Sequenz? Stromsparen?!? Solange nix abraucht ists mir egal wenn dieser Vorgang einige KWH an Stromkosten verheizen würde! Also geht das FPGA Kaputt wenn man sich nicht daran hält?
Max M. schrieb: > Verstehe ich das korrekt, dass die Powerup sequenz immer von der > kleinsten zur grössten Spannung erfolgen muss? > > Wenn ich mich nun dazu entschliesse alles mittels LDOs aus 3.3V zu > generieren, kann ich die Sequenz ignorieren? > > Bem Cyc V steht ohnehin nur recomended für den geringsten > Energieverbrauch beim Einschalten. Worin besteht genau die Motivation > dieser Power Sequenz? Stromsparen?!? Solange nix abraucht ists mir egal > wenn dieser Vorgang einige KWH an Stromkosten verheizen würde! Also geht > das FPGA Kaputt wenn man sich nicht daran hält? geht nicht kaputt aber nimmt zeitweise etwas mehr strom.
>> Bem Cyc V steht ohnehin nur recomended für den geringsten >> Energieverbrauch beim Einschalten. Worin besteht genau die Motivation >> dieser Power Sequenz? Stromsparen?!? Solange nix abraucht ists mir egal >> wenn dieser Vorgang einige KWH an Stromkosten verheizen würde! Also geht >> das FPGA Kaputt wenn man sich nicht daran hält? > > geht nicht kaputt aber nimmt zeitweise etwas mehr strom. Ein bißchen unpräzise ... Also beim Xilinx Virtex führte eine nicht Spec konforme Einschaltsequence dazu, das über eine der 3 Spannungsrails wegen "Querströmen" (lt. FAE, "die eine rail versorgt die anderen mit") mehr Strom als berechnet ging und über die anderen zwei fast nichts, was dann zur Zerstörung des Reglers für diese rail führte. Es muß allerdings auch gesagt werden, das es sich um eine Kette aus acht FPGA's handelte und dementsprechend viel Strom über die Spannunsregler ging. Wenn eh alles über einen Regler geht, könnte es unkritischer sein. Als workaround wurde die Powersequenz durch nachgefrickelte RC-Glieder gefixed. Lit. Ref. für Cyclone: * https://cdrdv2-public.intel.com/666357/an692-683725-666357.pdf * https://www.intel.com/content/www/us/en/docs/programmable/683775/current/power-up-sequence-requirements-for-devices.html
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Bradward B. schrieb: > was dann zur Zerstörung des Reglers für diese rail führte. Welcher? Die haben doch heutzutage eigentlich immer Schutz gegen zu hohe Temperatur und zu großen Strom eingebaut.
>> was dann zur Zerstörung des Reglers für diese rail führte. > > Welcher? Die haben doch heutzutage eigentlich immer Schutz gegen zu hohe > Temperatur und zu großen Strom eingebaut. An Typebezeichnung und Hersteller kann ich mich leider nicht mehr erinnern (ist ca. 15 Jahre her), es war ein Micromodule (IC & Drossel & diskrete Kleinteile in einem BGA-ähnlichen Gehäuse). Der Kurzschlussschutz war in einer vom Hersteller als "foldback" bezeichneten Schaltung realisiert. Diese Schaltung erkennt den beim auftretenden Kurzschluss typischen Zusammenbruch ((stark) negativen Transienten) der Spannung. Hier trat allerdings der "Kurzschluss" beim Einschalten (Hochfahren der Spannungen) auf, also kein Sinken der Spannung, weil die noch garnicht das erforderliche Niveau für Foldback erreicht hatte. Der Regler hatte sozusagen keine interne Begrenzung des Einschaltstromes, auch wenn er den Betriebsstrom überwachte. foldback protection: https://www.sciencedirect.com/topics/engineering/foldback-current-limiting Jedenfalls war das damals das Ergebnis der Ursachenforschung. Eine weitere These sind Prozessfehler beim Auflöten des Micromodules (zu heiß) die zu Beschädigung der internen Modulschaltung führte. Auch wenn beim Löten das nicht direkt nachweisbar, wurde dem durch Wechsel von IR-Reflow auf Vapor-phase entgegengewirkt, um lokale Überhitzungen (die zur Beschädigung dieses Modules führen könnten) auszuschliessen. Nach Korrektur der Einschaltreihenfolge trat dieses Probelm jedenfalls nicht mehr auf.
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Tatsächlich interessant. Danke! Bei den Stratixen ist es so, dass die eine empfohlene Sequenz haben (für Ein und Aus), und dann haben die noch zusätzlich eine Sequenz die zwingend eingehalten werden muss. Aber die ist deutlich entspannter. Bei den Xilinx 7 Series und US+ gibt es soweit ich weiß keine Sequenz.
Angehängte Dateien:
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PowerSeqZynq.PNG
43 KB
Gustl B. schrieb: > Bei den Xilinx 7 Series und US+ gibt es soweit ich weiß keine Sequenz. Hm, ich hatte vor ca. einem Jahr einen Schaltplan eines Kunden mit einem Xilinx Zynq Ultrascale+ als SoM auf dem Tisch, wo ich extra gebeten wurde, die Einschaltsequenz zu reviewen. Da waren Power switches mit definierten delay drauf, ich glaub Infineon. Müsste mal nachwühlen, was es konkret war. Wobei Zynq mit seinen zwei SoC-Teilen PS und PL noch ne extra Geschichte ist. Auf die Schnelle ein TI-Document indem etwas über Xilinx-Powering steht (weil TI Powersupply-IC extra für FPGA produziert und vermarktet): https://www.ti.com/lit/ug/tidu872/tidu872.pdf (siehe Auszug) Für nen Schaltplan ist es sicherlich keine schlechte Idee die Power supply so zu gestalten, das man bei der Inbetriebnahme des Prototypen was an dem timing des Power-rampings (einfach) ändern kann.
Gustl B. schrieb: > Bei den Stratixen ist es so, dass die eine empfohlene Sequenz haben Bei "Xilinxen" auch. Das ist eigentlich auch immer irgendwo dokumentiert. Davon würde ich auch nur im Ausnahmefall abweichen. Bradward B. schrieb: > Für nen Schaltplan ist es sicherlich keine schlechte Idee die Power > supply so zu gestalten, das man bei der Inbetriebnahme des Prototypen > was an dem timing des Power-rampings (einfach) ändern kann. Naja, die Regler geben sich eigentlich nach einer definierten Zeit, gfs über RC-Glieder verzögert, selbständig frei und die Schaltung sollte sich so darauf ausgelegt werden. Die Sequenz selber wird dann auch abgefragt und mit einer MCU mitverfolgt und plausibilisert, wenn nötig. Das ist um so wichtiger, weil gerade die Ausgänge des FPGA ja noch mit anderen Schaltungsteilen und Bausteinen kommunizieren, die ihrerseits nicht bestromt werden dürfen, gfs. aber selber den FPGA besaften, wenn sie nicht unten gehalten werden, oder ihrerseits eventuell einen Reset brauchen, um anzulaufen, was sie gfs. vor oder auch nach dem FPGA machen müssen. Daher gehört zu einer richtigen Schaltung immer ein Konzept, in dem klar die Sequenz des gesamten Systems und daraus abgeleitet, die Sequenz des boards aufgezeigt wird - inkluse der Eingriffe durch externe Komponenten oder MCUs. ... und ja, das Ganze bitte auch unter Berücksichtigung der IB, wenn manche Teile noch fehlen. Das muss also schon bei der Planung berücksichtigt werden und mit allem anderen zusammenassen, damit es nicht zu unerwarteten Zuständen und Gefrickel bei der IB kommt. Leider hapert es oft genau daran und dann wird gebastelt und gebastelt ...
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