Ich setze gerade ein Projekt mit dem AVR32DD14 auf. Irgendwie komme ich mit dem Clock Controller nicht klar. Die Begrifflichkeiten sind m.E. im Datenblatt etwas unklar und nicht immer konsistent.
- Verständnis der einzelnen Clocks Datenblatt Kapitel 12.2.1
CLK_MAIN = ausgewählte Takt-Quelle (z.B. interner HF Oszillator oder 32.768kHz Oszillator) CLK_CPU = CPU Clock -> Mail clock Prescaler Ausgang CLK_PER = Peripheral Clock -> Mail clock Prescaler Ausgang
D.h. CLK_CPU == CLK_PER, oder wie ist das zu verstehen? Implizit sehe ich das im Blockdiagramm und aus der Note in § 12.5.2 " /Configuration of the input frequency (CLK_MAIN) and prescaler settings must not exceed the allowed maximum frequency of the peripheral clock (CLK_PER) or CPU clock (CLK_CPU)./ " Figure 12-2 zeigt nur CLK_PER als Ausgang vom Main Clock Prescaler nicht aber den CLK_CPU
§ 12.5.1 Main Clock Control A: "/Bit 7 – CLKOUT Main Clock Out This bit controls whether the main clock is available on the Main Clock Out (CLKOUT) pin or not when the main clock is running./"
Das verstehe ich nicht so ganz. Nach dem Clock Diagramm ist doch CLK_OUT == CLK_PER, oder nicht?
- ADC clock setup Es gibt einen dedizierten Prescaler für den ADC clock (CLK_ADC) mit CLK_PER als Taktquelle. In Table 38-25 ist TCLK_ADC mit 0.5us min und 8us (max) spezifiziert. D.h. der langsamste erlaubte ADC Clock beträgt 1/8us = 125kHz. Das man eine max. ADC Clock definiert ist schon klar. Was aber soll passieren, wenn ich den ADC nur mit 32,768 KHz takte?
Danke vorab.
MfG Heinz
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AFR_DD_clock_tree_diagram.png
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AFR_DD_main_clock_prescaler_diagram.png
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