Hallo, ich habe ein Bild von meinem aktuellen "Problem" angehängt. Auf der rechten Hälfte im Bild sieht man einen STM32F407 mit externem Flash und externem RAM. Das Board ist aktuell 4 lagig. Das Layout von CPU, Flash und RAM läuft schon in anderen Projekten, und hat auch bisher die EMV Prüfungen bestanden. Layer 2 (GND) und Layer3 (+3V3) sind ausgeblendet. Was jetzt neu hinzukommt ist ein LAN8742A Ethernet PHY, welcher über RMII mit dem STM kommunizieren soll. -> Im Bild der Bereich mit den Airwires. Grundsätzlich bekomme ich die Leitungen vom RMII Interface nicht mehr sauber - damit meine ich ohne einige Lagenwechsel und Durchkontakierungen - in die 4-Lagige Platine, da der Speicherbus viel Platz benötigt. Ich habe jetzt überlegt, auf ein 6 lagiges Design umzustellen. Ich bin aber trotzdem unschlüssig, welche Signale ich auf welchen Layer legen sollte. Ohne Durchkontaktierungen geht es nur auf TOP. Welche Signale sollte man bevorzugen? Ich wäre über alle Tipps und Inspirationen sehr dankbar! Viele Grüße, Max
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Bei 100 Mbit/s muss man sich doch noch nicht so sehr zieren. Die Wege sind elektrisch kurz (kleiner Lambda/10), nur dafür würde ich keine zwei Lagen mehr spendieren. Ansonsten klar, Innenlagen brauchen halt Vias, geht nicht anders. Wir hatten früher in der Firma mal eine 6-Lagen-Platine, da war die durch die Vias beanspruchte Fläche schon ein nennenswerter Anteil, und an manchen Stellen wurde es genau deshalb auch eng (blind oder buried Vias kosten halt ein ganzes Stück mehr).
Markus L. schrieb: > STM32F407 mit externem > Flash und externem RAM Warum so eine Platzverschwendung für parallele Anbindung von externen Speicher? SPI oder SQI ist doch viel eleganter.
Vor allem sehe ich das "Problem" des OP nicht. Er kommt doch ohne weitere, und vor allem mit weniger als jetzt im Layout vorhandene Durchsteiger als er jetzt hat zu seinem PHY...
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Danke für Eure Antworten und Tipps! Ich werde bei 4 Lagen bleiben und versuchen das Ganze so gut es geht zu optimieren. Habe etwas weiter Überlegt, und werde es schaffen, die Ref-CLK, RX[D0:1] und CRS ohne Lagenwechsel auf TOP zu routen. Bei TX[0:1] und TX_EN müsste ich einmal ein Stück auf Bottom unter dem Speicherbus durch. Habe die betreffende Stelle eingezeichnet. Ist von eurem Gefühl her hinsichtlich EMV vertretbar, oder könnte es Probleme mit zu hoher Abstrahlung geben? Danke und Viele Grüße, Markus
Du könntest auch über beidseitige Bestückung nachdenken und die beiden Speicherchips übereinander packen. Für diesen Zweck habe ich auch schon auch welche mit gespiegeltem Pinout gesehen. Sind das parallele Flashes und SRAM im x16 Format? Was mir auch auffällt, sind die großen Quarze. Das ist unnötig, es gibt kleine Bauformen im 5*3mm Format.
Hallo Frank, Ja genau, es ist ein paralleler NOR-Flash und SRAM. Das Design - ohne dem PHY - kommt in einer bestehenden Applikation in größerer Stückzahl zum Einsatz, und da es sich bewährt hat, wollte ich an den bestehenden Teilen so wenig wie möglich ändern. Zugegebenermaßen schon etwas alte Technologie - aber es funktioniert :-) Das mit den Quarzen ist ein guter Tipp, und das werde ich auf jeden Fall anpassen. Super wäre es, wenn ich den PHY halbwegs sauber ins bestehende integrieren könnte.. :-) Danke und Viele Grüße, Markus
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Markus L. schrieb: > Bei TX[0:1] und TX_EN > müsste ich einmal ein Stück auf Bottom unter dem Speicherbus durch. Habe > die betreffende Stelle eingezeichnet. Ist von eurem Gefühl her > hinsichtlich EMV vertretbar, oder könnte es Probleme mit zu hoher > Abstrahlung geben? Da liegt doch GNG und VCC plane dazwischen. Was soll da passieren ? Als Anlage mein Layout auch mit einem 50MHz PHY im RMII Modus. Auf einer Leiterplatte mit 2 Lagen ! Läuft problemlos.
Moin Max! Lagenwechsel für die Signale sind gar nicht so schlimm wie man meint, was aber immer vergessen wird ist der Rückstrompfad, denn der muss bei einem Signalwechsel von TOP auf BOT von Lage 2 (GND) auf Lage 3 (VCC) wechseln. Dafür braucht es Stitching Caps in der Nähe des Vias, sonst spannst du eine schöne Stromschleife bis zum zufällig nächstgelegenen Kondensator auf, das bringt dir Abstrahlung und SI-Probleme. Weiterhin musst du drauf achten, dass keine schnellen Signale über einen Schlitz in VCC geroutet werden, falls deine Versorgungslage nicht durchgängig ist. Wenn sich das nicht vermeiden lässt, ist ebenfalls ein Kondensator für den Rückstrom zwischen den beiden Potentialen vorzusehen. Ich denke, du kannst bei 4 Lagen bleiben, auch wenn dieses kurze "Abtauchen" auf eine andere Lage, um andere Signale zu kreuzen, unschön ist. Das lässt sich durch Vorzugsrichtungen auf den Lagen vermeiden, wie das im konkreten Design umzusetzen wäre sieht man aber erst, wenn man selbst am Layout sitzt ;). Viele Grüße, Holger
Frank K. schrieb: > Was mir auch auffällt, sind die großen Quarze. Das ist unnötig, es gibt > kleine Bauformen im 5*3mm Format. Ich nehme vorzugsweise die in 3,2x2,5. Und wenn kein Batteriebetrieb vorgesehen ist, die fertigen Oszillatoren in 3,2x2,5. Z.B.: https://www.digikey.de/de/products/detail/ecs-inc/ECS-3225MV-500-CN-TR/9646083
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