Ich möchte für einen LTC2247 eine 40MHz Clock erzeugen und mit einem Spartan 6 die Signale einlesen und weiterverarbeiten. Das Design ist eine Portierung von einem älteren Board. Bei der Synthese des Spartan 6 Codes gab es anfänglich diverse Schwierigkeiten. Die Erzeugung der 40MHz wurde ursprünglich mal im FPGA gemacht aber das Synthesetool beschwert sich dann, was mit ODDR2 Instanzen jedoch behoben werden konnte. Wie es vorher gemacht wure erscheint mir nicht besonders klug daher denke ich gerade daran es anders zu lösen. Die Clock für den ADC mit einem externen Clock Synthesizer zu erzeugen und jeweils einen Ausgang an den ADC und einen an den FPGA (einen GCLK Eingang). Diese Synthesizer mit mehreren Ausgängen sind nicht teuer und sicher besser als die PLL im FPGA. Es scheint sich zwischen Spartan 3 und Spartan 6 etwas verändert zu haben was Clock routing angeht. Was haltet ihr von der neueren Lösung?
David S. schrieb: > Diese Synthesizer > mit mehreren Ausgängen sind nicht teuer und sicher besser als die PLL im > FPGA. Wenn du auf irgendeine Art von Qualität deiner A/D-Wandlung Wert legst dann ist ein einfaches Clock-Synthesizer-IC keine gute Wahl da sie alle mehr oder weniger stark Nebenlinien erzeugen die sich in deinem Wandlungs-Ergebnis wiederfinden. Das IC "versaut" dir die guten Daten des Wandlers. In professionellen Geräten (ich kenne welche in- und auswendig, ADS5481) wird für die Synthese des ADC-Referenzclock erheblicher Aufwand betrieben um das Wandlungs-Ergebnis nicht zu verschlechtern. Wenn du mit einer festen Frequenz zurecht- kommst nimmst du einen Quarzoszillator und gut is. Aber doch bitte keine digitale PLL.
David S. schrieb: > Die Clock für den ADC mit Nennt der Teutone und dessen echte Nachfahren "den Takt". > einem externen Clock Synthesizer zu erzeugen und jeweils einen Ausgang > an den ADC und einen an den FPGA (einen GCLK Eingang). Das ist die mustergültige Lösung für optimale Ergebnisse, denn die Takte im/aus dem FPGA sind, mal mehr, mal weniger, mit Jitter behaftet. > Diese Synthesizer > mit mehreren Ausgängen sind nicht teuer und sicher besser als die PLL im > FPGA. Ganz sicher. > Es scheint sich zwischen Spartan 3 und Spartan 6 etwas verändert zu > haben was Clock routing angeht. Sicher, das sind zwei verschiedene Familien, auch wenn die verwandt sind.
Wastl schrieb: > In professionellen Geräten (ich kenne welche in- und auswendig, > ADS5481) wird für die Synthese des ADC-Referenzclock erheblicher > Aufwand betrieben um das Wandlungs-Ergebnis nicht zu > verschlechtern. Wenn du mit einer festen Frequenz zurecht- > kommst nimmst du einen Quarzoszillator und gut is. Aber doch > bitte keine digitale PLL. Guter Punkt ich brauche nur eine feste Frequenz. Ich brauche die aber mehrfach für jeweils 2 ADC und dann noch einmal als Eingang für den FPGA. Meine Idee wäre dann ein 1:4 Puffer zu verwenden. Diese ganzen Quarzoszillatoren geben ja oft einen geklippten Sinus oder Rechteck raus. Das hat dann auch Oberwellen also was macht das besser?
Du willst einen Quarzoszillator mit moeglichst geringem Phasenrauschen. https://www.beam-verlag.de/app/download/34523424/HF-Praxis+4-2021+II.pdf Vanye
David S. schrieb: > Das hat dann auch Oberwellen also was macht das besser? Oberwellen sind Harmonische und tragen nicht zur Verzerrung der A/D Wandlung bei. Vanye R. schrieb: > Du willst einen Quarzoszillator mit moeglichst geringem Phasenrauschen. Full Ack. Das schafft aber auch fast jeder vernünftige Quarzoszillator. Die sind so gut dass sie jede noch so gute Synthese übertreffen.
Moin, Vanye R. schrieb: > Du willst einen Quarzoszillator mit moeglichst geringem Phasenrauschen. Ja vielleicht. Aber braucht er den denn dann auch wirklich? Sind die Signale so jitterempfindlich, dass man da dann wirklich irgendwas gewinnt? Gruss WK
Dergute W. schrieb: > Ja vielleicht. Aber braucht er den denn dann auch wirklich? Wir brauchen Unwissende nicht davon überzeugen, ich sehe keinen Sinn darin. Du kannst dein System so gestalten wie du es für richtig hältst.
Dergute W. schrieb: > Moin, > > Vanye R. schrieb: >> Du willst einen Quarzoszillator mit moeglichst geringem Phasenrauschen. > > Ja vielleicht. Aber braucht er den denn dann auch wirklich? Sind die > Signale so jitterempfindlich, dass man da dann wirklich irgendwas > gewinnt? > > Gruss > WK Der LTC2247 hat einen internen Jitter reiniger aber dennoch halte ich es in der Überarbeitung des Designs für besser die Clock nicht mehr aus dem FPGA heraus zu routen, sondern einen 1:4 Puffer zu nehmen und die 40MHz als Systemtakt für den FPGA aus dem externen Quarzoszillator zu nutzen. Dann ist der Systemtakt schon auf dem Datentakt aller ADCs und vor allem mit definierterem Jitter.
Wastl schrieb: > David S. schrieb: >> die Clock > > Die Clock ---> die Uhr > Der Clock ---> der Takt Zur Kenntnis genommen.
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