Hallo, ich habe seit Ewigkeiten JLCPCB genutzt für die Platinenbestückung. In den letzten 2 Monaten habe ich aber extrem schlechte Qualität bekommen. Diesmal vergessen Sie ein Montageloch, Charge Kaputt, kein Ersatz. Schaden 200-300 Euro. Letztes mal, trennen sie ein Netzwerk auf (durchtrennen Ground Layer) und Charge kaputt. Kosten 500 Euro. Kein Ersatz. Nun bin ich auf der Suche, nach Alternativen, die auch komponenten für mich bevorraten wie JLCPCB. Habt ihr da was, was ihr empfehlen könnt? Michael
frag mal bei Aisler - wenn es nicht auf den Cent ankommt, eine Alternative.
Michael H. schrieb: > Hallo, > > ich habe seit Ewigkeiten JLCPCB genutzt für die Platinenbestückung. In > den letzten 2 Monaten habe ich aber extrem schlechte Qualität bekommen. > > Diesmal vergessen Sie ein Montageloch, Charge Kaputt, kein Ersatz. > Schaden 200-300 Euro. > > Letztes mal, trennen sie ein Netzwerk auf (durchtrennen Ground Layer) > und Charge kaputt. Kosten 500 Euro. Kein Ersatz. > > Nun bin ich auf der Suche, nach Alternativen, die auch komponenten für > mich bevorraten wie JLCPCB. Habt ihr da was, was ihr empfehlen könnt? > > Michael Und in der Vorschau der Daten ist alles korrekt? Also ich bestelle in der Firma 1-2 mal im Monat bei JLCPCB und alles Fehlerfrei wenn es im Viewer bei denen Fehlerfrei ist. 2x war was im letzten Halbjahr und das ging auf meine Kappe.
Michael H. schrieb: > Diesmal vergessen Sie ein Montageloch, Charge Kaputt, kein Ersatz. > Schaden 200-300 Euro. > > Letztes mal, trennen sie ein Netzwerk auf (durchtrennen Ground Layer) > und Charge kaputt. Kosten 500 Euro. Kein Ersatz. Da würde ich in jedem Fall von kaputten Daten ausgehen. Bei so einer extremen Automatisierung wird nicht mal eben ein Loch vergessen oder ein Layer aufgetrennt (wie darf man sich das überhaupt vorstellen?).
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fehlendes_loch.png
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jlcpcb_introduced_error.png
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Naja, mittlerweile bin ich bei einer Platine bei der 8. Revision, 2x davon hat JLCPCB was verkackt. Und nein, die Dateien wurden per Skript generiert, hier mache ich (genau aus dem Grund) nichts von Hand. Hier ein Bild des fehlenden Lochs. Und des Layouts was sie ungefragt modifiziert haben (und JLCPCB hat's auch zugegeben) Anyway, was gibts für Alternativen?
Aus welchem Grund erzeugst du solche krummen und schiefen Strukturen?
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Michael H. schrieb: > Diesmal vergessen Sie ein Montageloch, Charge Kaputt, kein Ersatz. > Schaden 200-300 Euro. > > Letztes mal, trennen sie ein Netzwerk auf (durchtrennen Ground Layer) > und Charge kaputt. Kosten 500 Euro. Kein Ersatz. Das besonderst ärgerliche ist ja, dass solche gravierenden Schäden auf keinen Fall beheben kann und daher alles verschrotten muss. 😎
Michael H. schrieb: > Naja, mittlerweile bin ich bei einer Platine bei der 8. Revision, 2x > davon hat JLCPCB was verkackt. 8 Revisionen klingt auch so nach großen Problemen. > Und nein, die Dateien wurden per Skript > generiert, hier mache ich (genau aus dem Grund) nichts von Hand. An irgendeiner Stelle machst du etwas von Hand, nämlich das Layout. > > Hier ein Bild des fehlenden Lochs. Und des Layouts was sie ungefragt > modifiziert haben (und JLCPCB hat's auch zugegeben) Zugegeben aber nicht begründet? > Anyway, was gibts für Alternativen? Elecrow, Itead, Aisler, Joker, LNT, Prettl, Zollner usw. usw. Nur hat JLCPCB ein bisher einzigartiges vollautomatisiertes Bestellsystem für PCBA. Zumindest kenne ich nichts vergleichbares.
Cyblord -. schrieb: > Nur hat JLCPCB ein bisher einzigartiges vollautomatisiertes > Bestellsystem für PCBA. Zumindest kenne ich nichts vergleichbares. sowas vergleichbares suche ich. Nur eben mit guter Qualität.
Michael H. schrieb: > Cyblord -. schrieb: >> Nur hat JLCPCB ein bisher einzigartiges vollautomatisiertes >> Bestellsystem für PCBA. Zumindest kenne ich nichts vergleichbares. > > sowas vergleichbares suche ich. Gibts halt nicht. > Nur eben mit guter Qualität. Davon zeugen deine Daten allerdings auch nicht. So gut wie niemand hat solche gravierenden Qualitätsprobleme mit JLCPCB. Da sollte dir schon mal zu denken geben.
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Woher stammt das Bild "jlcpcb_introduced_error.png"?
das grüne ist das jlcpcb aus meinen roten quelldateien gemacht hat. eine Frechheit. So wie Cyblord's Kommentare. Cyblord -. schrieb: > Gibts halt nicht. dann bleib halt stehen. Ich werde eine Lösung finden was für meine Firma passt. Ich erwarte, dass wenn man etwas vergeigt man auch dazu steht.
Michael H. schrieb: > das grüne ist das jlcpcb aus meinen roten quelldateien gemacht hat. eine > Frechheit. D.h. die haben einfach random eine linie in deine gerber daten eingefügt? > Ich erwarte, dass wenn man etwas vergeigt man auch dazu steht. Schreib das JLCPCB. Was ist denn deren Begründung für die Modifikation deiner Daten?
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Die haben die Daten falsch importiert, haben die auch zugegeben. und verfälscht. Dann einfach eine Zone aufgetrennt. Nun fehlt ein Loch in der Platine, ich kann so nicht mehr arbeiten. Ich war schon beim Management, aber die sind Stur wie ein Esel. "Wir machen nur, unsere Fehler zahlt ihr, da wir so großzügig sind gibts bei einen 50$ Coupon". Naja, nun ist es bei der 3. Platine und mir brennt die Hutschnur durch.
Michael H. schrieb: > Die haben die Daten falsch importiert, haben die auch zugegeben. und > verfälscht. Dann einfach eine Zone aufgetrennt. Nun fehlt ein Loch in > der Platine, ich kann so nicht mehr arbeiten. > > Ich war schon beim Management, aber die sind Stur wie ein Esel. "Wir > machen nur, unsere Fehler zahlt ihr, da wir so großzügig sind gibts bei > einen 50$ Coupon". > > Naja, nun ist es bei der 3. Platine und mir brennt die Hutschnur durch. Kannst du den Schriftverkehr mit JLCPCB posten?
Ich glaube nicht, dass das adäquat wäre das vollständig zu posten. Daher nur ein kurzer Ausschnitt: Regarding your first question, our process for generating the production draft is as follows: 1. Specialized software identifies all networks (whether connected or disconnected). 2. Our engineering team adjusts the spacing based on the identified networks to ensure the final product matches the design. 3. The software then rechecks the generated production draft for any errors. During this process, the engineering team does not seek further input from the customer. We assume the network count in your design and adjust the spacing accordingly. The final network count will match the one in your design. Please be aware of this. Sie sagen also selbst, dass sie die Daten verändern, und man damit leben muss. Ach und auf: Can you confirm: "If a PCB is voided due to change in layout, e.g. broken contact, short circuit the batch is fully refunded, inc. shipping?" Wurde ignoriert und nicht bestätigt, obwohl mehrmaliger Nachfragen.
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Michael H. schrieb: > Sie sagen also selbst, dass sie die Daten verändern, und man damit leben > muss. Nein sie sagen "The final network count will match the one in your design." Damit können keine Netze hinzugefügt oder gelöscht werden. Aber deine Ausgangsdaten waren schon Gerber oder? Mit welchem CAE Tool arbeitest du? Ich weiß nicht was deine Frage war, aber mich wundert dass hier etwas auf network ebene also mit Netzen gemacht wird. Netzinfos werden doch nur für den E-Test benötigt und keinesfalls für eine einfache PCB oder auch PCBA. Jede Lage wird einfach stur nach den Gerber Infos geätzt. Oder liege ich hier falsch?
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Nur Mal aus Neugier: Wie bekommt man so einen Verlauf wie in original_file PNG hin? Nach dem Warum? Frage ich absichtlich nicht. Und wie ist der Maßstab/Dimension dort?
Bei mir hat mal das JLCPCB-Fabrication-Toolkit-Plugin für KiCad ein paar Linien im User.1-Layer fälschlicherweise in Edge_Cuts.gbr exportiert, was auch zur Trennung von Leiterbahnen führte. Das ist JLCPCB aufgefallen und nach Rückfrage haben sie die Linien korrekt selbst entfernt. Es empfiehlt sich also, die Gerber-Daten kurz anzuschauen.
Schwierig schrieb: > Nur Mal aus Neugier: Wie bekommt man so einen Verlauf wie in > original_file PNG hin? Nach dem Warum? Frage ich absichtlich nicht. > Und wie ist der Maßstab/Dimension dort? Insb. würden mich die gerberfiles der Serie 0 interessieren. *gg
Ralf X. schrieb: > Das besonderst ärgerliche ist ja, dass solche gravierenden Schäden auf > keinen Fall beheben kann und daher alles verschrotten muss. um welche Stückzahlen geht es da? Du bist nicht in der Lage 2 Löcher zu bohren? Ein Multilayer ist das ja wohl nicht. Der Fehler ist zwar ärgerlich aber sicher kein Fall für die Tonne.
Cyblord -. schrieb: > Nur hat JLCPCB ein bisher einzigartiges vollautomatisiertes > Bestellsystem für PCBA. Zumindest kenne ich nichts vergleichbares. Eurocircuits kennste? Der Viewer ist super, genauso wie der deutsche Support wenn es Fragen oder Probleme gibt.
Thomas Z. schrieb: > Ralf X. schrieb: >> Das besonderst ärgerliche ist ja, dass solche gravierenden Schäden auf >> keinen Fall beheben kann und daher alles verschrotten muss. > > um welche Stückzahlen geht es da? Du bist nicht in der Lage 2 Löcher zu > bohren? Ein Multilayer ist das ja wohl nicht. Der Fehler ist zwar > ärgerlich aber sicher kein Fall für die Tonne. Genau das wollte Ralf mit seinem Post sagen.
Stefan W. schrieb: > Eurocircuits kennste? Der Viewer ist super, genauso wie der deutsche > Support wenn es Fragen oder Probleme gibt. Ne, aber ein Viewer reicht nicht. Es geht um die vollautomatisierte Bestellung und Bezahlung mit BESTÜCKUNG. Bietet das Eurocircuits? Auf deutschen Support kann ich verzichten. JLC bietet einen sehr guten Support über Chat an.
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Ich wickle viele Projekte über JLCPCB ab, so ca. 50 pro Jahr (auch komplexere PCBs). Ich kann auch nur bestätigen, dass alle Fehler, die bisher entstanden sind - zu 99% durch mich selbst verursacht wurden. 1% gebe ich mal für Grabsteineffekte oder ähnliche produktionsbedingte Geschichten. Kann aber bei jedem Lieferanten passieren, wenn man keine Tests macht. Das, was die Bilder und die auszugsweise Korrespondenz hergeben, deuten auf ein massives Problem in Deiner Datenaufbereitung hin - warum auch immer. Wenn Du wirklich Hilfe suchst, sollte man den Prozess genau beleuchten. Geschimpfe auf JLCPCB und/oder ein neuer Lieferant wird die Situation nicht ändern.
Thomas Z. schrieb: > Ralf X. schrieb: >> Das besonderst ärgerliche ist ja, dass solche gravierenden Schäden auf >> keinen Fall beheben kann und daher alles verschrotten muss. > > um welche Stückzahlen geht es da? Du bist nicht in der Lage 2 Löcher zu > bohren? Ein Multilayer ist das ja wohl nicht. Der Fehler ist zwar > ärgerlich aber sicher kein Fall für die Tonne. Ok, ich dachte die schwarze Brille am Ende sagt alles.. :-) Aber ggf. hat der TE an seinem Wohnort ja auch keinerlei Möglichkeit, an ein 'Bohr- und Lötgerät' zu kommen, oder es besteht dort ein generelles Verbot? Ich weiss es nicht. 🤣
Michael H. schrieb: > Naja, mittlerweile bin ich bei einer Platine bei der 8. Revision, 2x > davon hat JLCPCB was verkackt. Und nein, die Dateien wurden per Skript > generiert, hier mache ich (genau aus dem Grund) nichts von Hand. > > Hier ein Bild des fehlenden Lochs. Und des Layouts was sie ungefragt > modifiziert haben (und JLCPCB hat's auch zugegeben) Es sieht so aus als hätten sie den Abstand zwischen den gefüllten Flächen automatisch vergrößert um die Design-Parameter vom Ätzen einzuhalten. Dann kanns passieren dass zwei überlappende Polygone nachher plötzlich nicht mehr überlappen. Normalerweise stellt man die Designparameter vom Hersteller in seinem CAD-Tool ein und sieht dann im DRC wos hakt. Da hätte sicher einiges angeschlagen.
Wie sehen die Gerberfiles überhaupt im Detail aus? Um diese ausgefransten Kanten zu erzeugen, sind wahrscheinlich sehr viele verschiedene Blenden notwendig, eventuell Kreisbögen mit absurd großen Radien o.ä. und mit etwas Pech hat man genau an der Stelle einen Bereich, an dem im Gerber keine saubere Kupferfläche, sondern ein minimaler Spalt entstanden ist. Daher nochmal die Frage: Warum diese schiefen und ausgefransten Umrisse? Welches Programm erzeugt so etwas überhaupt? Wie sehen die Gerberdaten aus? Warum eine Bohrung fehlen sollte, erschließt sich mir auch nicht. Was sagt die Bohrdatei?
Cyblord -. schrieb: > Ne, aber ein Viewer reicht nicht. Es geht um die vollautomatisierte > Bestellung und Bezahlung mit BESTÜCKUNG. Bietet das Eurocircuits? > > Auf deutschen Support kann ich verzichten. JLC bietet einen sehr guten > Support über Chat an. Anscheinend nicht. Unter Support verstehe ich, dass Probleme im Interesse des Kunden gelöst werden. Zum Plaudern habe ich meine Frau oder den Nachbarn.
Stefan W. schrieb: > Anscheinend nicht. Der TE ist kein Maßstab dafür. Der hat ganz andere Probleme.
Robert M. schrieb: > Es sieht so aus als hätten sie den Abstand zwischen den gefüllten > Flächen automatisch vergrößert um die Design-Parameter vom Ätzen > einzuhalten. Dann kanns passieren dass zwei überlappende Polygone > nachher plötzlich nicht mehr überlappen. Genau das. > Normalerweise stellt man die Designparameter vom Hersteller in seinem > CAD-Tool ein und sieht dann im DRC wos hakt. Da hätte sicher einiges > angeschlagen. Der TE sieht aber nicht ein, dass er das verbockt hat.
Karsten B. schrieb: > Warum diese schiefen und ausgefransten Umrisse? > Welches Programm erzeugt so etwas überhaupt? Das liegt auf der Hand: Die Daten hat eine Parkinson-Oma freihand in Paint gezeichnet. Danach wurde per (fehlerfreiem) Skript in Gerber konvertiert. Und schon hat man genau solche Linien.
Cyblord -. schrieb: > Karsten B. schrieb: >> Warum diese schiefen und ausgefransten Umrisse? >> Welches Programm erzeugt so etwas überhaupt? > > Das liegt auf der Hand: Die Daten hat eine Parkinson-Oma freihand in > Paint gezeichnet. Danach wurde per (fehlerfreiem) Skript in Gerber > konvertiert. Und schon hat man genau solche Linien. Und das schone ist: Der Wechsel des Dienstleister fuer die Platinenherstellung wuerde nichts aendern :-)
H. H. schrieb: >> Normalerweise stellt man die Designparameter vom Hersteller in seinem >> CAD-Tool ein und sieht dann im DRC wos hakt. Da hätte sicher einiges >> angeschlagen. > > Der TE sieht aber nicht ein, dass er das verbockt hat. Mit der Einstellung wird er mit keinem Hersteller bzw. Bestücker reüssieren. Abgesehen davon suggerieren Bezeichnungen wie "Neutral" und "Line" Netzspannung, und dafür scheint alles gefährlich knapp zu sein...
Karsten B. schrieb: > Wie sehen die Gerberfiles überhaupt im Detail aus? Um diese > ausgefransten Kanten zu erzeugen, sind wahrscheinlich sehr viele > verschiedene Blenden notwendig, eventuell Kreisbögen mit absurd großen > Radien o.ä. und mit etwas Pech hat man genau an der Stelle einen > Bereich, an dem im Gerber keine saubere Kupferfläche, sondern ein > minimaler Spalt entstanden ist. Photoplotter mit Blenden und Blitzlampe, für die man noch eine aperture wheel-Datei importieren muss, gibt es schon lange nicht mehr. Gerberdaten werden heute gerastert, genau wie beim Druck mit einem Laserdrucker. Die oben genannte Theorie, dass das scheinbar durchgehende und nun getrennte Polygon in Wahrheit aus zwei überlappenden Flächen besteht, erscheint mir durchaus plausibel. Danach würde ich im Design mal suchen. Für Löcher in der Platte gibt es üblicherweise zwei Dateien. Eine für den ersten Bohrgang vor der Metallisierung (Vias) und eine für den zweiten Bohrgang nach der Metallisierung (Holes). Wenn JLCPCB diese Dateien nicht eindeutig identifiziert oder die zweite nicht gefunden hat, dann fehlen die nicht durchmetallisierten Löcher.
Karsten B. schrieb: > Wie sehen die Gerberdaten aus? Werden wir nie sehen. Sonst käme ja die Wahrheit ans Licht... Gruss Chregu
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123.JPG
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Soul E. schrieb: > Karsten B. schrieb: >> Wie sehen die Gerberfiles überhaupt im Detail aus? Um diese >> ausgefransten Kanten zu erzeugen, sind wahrscheinlich sehr viele >> verschiedene Blenden notwendig, eventuell Kreisbögen mit absurd großen >> Radien o.ä. und mit etwas Pech hat man genau an der Stelle einen >> Bereich, an dem im Gerber keine saubere Kupferfläche, sondern ein >> minimaler Spalt entstanden ist. > > Photoplotter mit Blenden und Blitzlampe, für die man noch eine aperture > wheel-Datei importieren muss, gibt es schon lange nicht mehr. > Gerberdaten werden heute gerastert, genau wie beim Druck mit einem > Laserdrucker. Dass Gerberdaten gerastert werden, habe ich ehrlich gesagt noch nie gehört. Zumindest die mir bekannten Layouttools machen das nicht freiwillig, Beispielbild im Anhang. Der selektierte Bereich besteht aus 3 Blenden: Pad, Thermal und Kontur des Polygons - von Rasterung keine Spur.
Karsten B. schrieb: >> Photoplotter mit Blenden und Blitzlampe, für die man noch eine aperture >> wheel-Datei importieren muss, gibt es schon lange nicht mehr. >> Gerberdaten werden heute gerastert, genau wie beim Druck mit einem >> Laserdrucker. > > Dass Gerberdaten gerastert werden, habe ich ehrlich gesagt noch nie > gehört. Zumindest die mir bekannten Layouttools machen das nicht > freiwillig, Beispielbild im Anhang. Der selektierte Bereich besteht aus > 3 Blenden: Pad, Thermal und Kontur des Polygons - von Rasterung keine > Spur. Der Belichter rastert aber, da saust schon lange keine Belichtungskopf mit Blenden mehr durch die Gegend.
Michael H. schrieb: > Naja, mittlerweile bin ich bei einer Platine bei der 8. Revision, > 2x > davon hat JLCPCB was verkackt. Und nein, die Dateien wurden per Skript > generiert, hier mache ich (genau aus dem Grund) nichts von Hand. > > Hier ein Bild des fehlenden Lochs. Und des Layouts was sie ungefragt > modifiziert haben (und JLCPCB hat's auch zugegeben) > > Anyway, was gibts für Alternativen? Wie sehen denn die NC Drill Dateien aus? Sind die Löcher dort oder überlässt du das den JLC Angestellten und dass sie jeweils würfeln sollen was da gebohrt werden soll nd was nicht?
Normalerweise bestelle ich bei JLC mit der Option "Confirm Production file". Da bekommt man dann eine Datei in einem etwas krude zusammengewürfeltem .tar.gz in einem zip. Und da sind dann die Gerber-Daten drin die sie hinterher produzieren, nach deren Import und mit allen deren Optimierungen. Ich vergleiche die Daten dort immer mit dem was ich gesendet habe. Da sollten diese massiven Änderungen wie beim TO eigentlich auffallen.
H. H. schrieb: > Der Belichter rastert aber, da saust schon lange keine Belichtungskopf > mit Blenden mehr durch die Gegend. Ja klar, logisch, aber das hat doch auch niemand behauptet? Es geht doch nur darum, wie dieser ästhetische Anblick von einem Layout im Gerber abgebildet ist. Vermutlich über ein Sammelsurium an Blenden, die mit zig Nachkommastellen definiert sind, woraus sich wiederrum Probleme ergeben können. Mir ist das selber einmal mit einer importierten Grafik passiert, die im Kupfer Lötstopplack abgebildet werden sollte. Eine Linie war als Kreisbogen mit sehr großem Radius dargestellt. Sah bei mir im Gerberviewer in Ordnung aus, Würth konnte den Kreisbogen jedoch nicht einlesen. Aber naja, keine Gerberdaten, keine Drillfiles, aber der Fertigere ist Schuld. Scheint bei tausenden Kunden keine derartigen Probleme zu geben, aber am unorthodoxen Zeichenstil kann es nicht liegen.
Hallo zusammen, ich bestelle seit etlichen Jahren gewerblich Platinen bei JLCPCB, keine Raketenwissenschaft, aber dennoch 2-lagig und SMD-ICs mit 0.5mm pitch. Ich erzeuge die Gerberdaten mit einer uralt-Eagle-Version 5, damit kenne ich mich aus und es reicht für meine Zwecke. Ich kontrolliere die erzeugten Daten in dem Gerber-Viewer bei JLCPCB, damit finde ich etwaige Fehler die mir passiert sind. Danach werden die Platinen gefertigt und es gab in all den Jahren genau NULL Fehler und NULL Probleme. Die Qualität von dem Laden und das Preis-Leistungsverhältnis ist absolut unschlagbar. Durch diese Erfahrungen bin ich sicher, daß es an den Daten liegt. Ich muß auch nochmal fragen: Wie zum Teufel erzeugt man dieses krumme Zeug? Grüße, Brt
H. H. schrieb: > Robert M. schrieb: >> Es sieht so aus als hätten sie den Abstand zwischen den gefüllten >> Flächen automatisch vergrößert um die Design-Parameter vom Ätzen >> einzuhalten. Dann kanns passieren dass zwei überlappende Polygone >> nachher plötzlich nicht mehr überlappen. > > Genau das. Full ACK. Mangelhafte Polygon-Hygiene. Grüße, Brt
Bert schrieb: > Mangelhafte Polygon-Hygiene. Ich tippe Mal auf 2 Polygone fürs Netz mit 0 überlappung Die netz-polygon Zuordnung fehlt in älterem Gerber. Ein paar float-rundungsfehler und schon erkennt das Script 2 Netze statt einem und fügt eine Freiraum ein. Sowas ist mir aber noch nie untergekommen... Und ich bestelle doch so einiges. Im Zweifelsfall haben die immer nachgefragt. 73
Karsten B. schrieb: > Soul E. schrieb: >> Photoplotter mit Blenden und Blitzlampe, für die man noch eine aperture >> wheel-Datei importieren muss, gibt es schon lange nicht mehr. >> Gerberdaten werden heute gerastert, genau wie beim Druck mit einem >> Laserdrucker. > > Dass Gerberdaten gerastert werden, habe ich ehrlich gesagt noch nie > gehört. (...) Hier ist die Bedienungsanleitung zu einem modernen Photoplotter: https://www.bungard.de/images/downloads/anleitungen/filmstar-plus_anleitung_deutsch.pdf Das ist ein eher kleines Modell für die hauseigene Fertigung. Als Eingabe akzeptiert das Gerät Gerber oder BMP, belichtet wird zeilenweise mit einer Auflösung von 16.256 dpi.
Die Gerber wurden eine Revision vorher perfekt gefertigt. Ich habe nach den Ursachen gefragt, und es sind zwei GND Layers die im Layout kombiniert wurden. Die sind hauchdünn in den Gerber von einander getrennt und die jungs haben ultra-nah rangezommt, und da war ein Abstand. Und den haben Sie vergrößert, wie es schon vermutet wurde. Natürlich kann man argumentieren, dass das unschön ist sowas zu machen, aber eine Revision vorher hat es auch funktioniert. Alles was ich erwarte ist, dass es konsistent immer gleich funktioniert. Und vorallem, dass meine Gebers nicht angefasst werden. Wenn du was anfasst und es verkackst, musste da halt auch dafür gerade stehen. Gleiches auch bei den Löchern.
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Wenn man keine ordentlichen Produktionsdaten liefert, dann muss man eben damit rechnen, dass etwas schief geht.
Michael H. schrieb: > Natürlich kann man argumentieren, dass das unschön ist sowas zu machen, > aber eine Revision vorher hat es auch funktioniert. Alles was ich > erwarte ist, dass es konsistent immer gleich funktioniert. Und vorallem, > dass meine Gebers nicht angefasst werden. Wenn du was anfasst und es > verkackst, musste da halt auch dafür gerade stehen. > > Gleiches auch bei den Löchern. Schon mal daran gedacht, dass die die Gerbers angreifen müssen? Man will ja wenn man eine 0,2mm Leiterbahn im File stehen hat auch eine 0,2mm Leiterbahn bekommen, und die müssen dann die Breite belichten die zu einer 0,2mm Leiterbahn führt, was nicht automatisch heisst, dass da 0,2mm breite Bahnen belichtet werden. Da gibts ja abhängig vom Prozess alle möglichen Geschichten von Unterätzen und galvanisch Aufkupfern was die da potentiell alles machen was die Geometrie ändert, das wird ziemlich sicher fürs Belichten kompensiert. Nicht umsonst gibts Design Rules, und die muss man einhalten. Dass eine hauchdünne Unterbrechung zwischen zwei Polygonen zu undefiniertem Verhalten führen kann wundert mich nicht. Hab auch einige 100 (einfache, minimal 0,5mm Pitch, 0603er Bauteile) Platinen bei JLCPCB machen lassen, das war immer alles perfekt, auch 4-lagig.
Michael H. schrieb: > Die Gerber wurden eine Revision vorher perfekt gefertigt. Ich habe nach > den Ursachen gefragt, und es sind zwei GND Layers die im Layout > kombiniert wurden. Die sind hauchdünn in den Gerber von einander > getrennt und die jungs haben ultra-nah rangezommt, und da war ein > Abstand. Und den haben Sie vergrößert, wie es schon vermutet wurde. Dann ist das Polygon im GND-Layer fehlerhaft. Da darf kein Abstand sein, und sei er noch so klein. Ein Abstand ist ein Abstand, und der macht nunmal elektrisch keine Verbindung. > Natürlich kann man argumentieren, dass das unschön ist sowas zu machen, > aber eine Revision vorher hat es auch funktioniert. Es ist nicht unschön, es ist fehlerhaft. Wenn es vorher funktioniert hat war das Zufall. Ich verstehe Deinen Ärger und Frust (insbesondere bei Rev. 8), aber da mußt Du Dich an die eigene Nase fassen. Wenn der GND-Layer sauber gezeichnet ist (Raster benutzen, orthogonal, Polygon geschlossen) dann kommen solche Probleme nicht. Grüße, Brt
Michael H. schrieb: > es sind zwei GND Layers die im Layout > kombiniert wurden. Die sind hauchdünn in den Gerber von einander > getrennt Mit welcher Software hast Du das verbrochen, und wie hast Du die Design Rules eingestellt? Und was sagte zum Schluss der DRC dazu? Ich wüsste spontan nicht mal, wie ich so seltsam aussehende Files erzeugen würde. ECAD-Software lädt ja normalerweise nicht gerade zum Freihandzeichnen ohne Regeln ein.
Das absolute Verschulden von Michael H. an der Trennung sollte geklärt sein, jetztbrauchen wir noch Infos zu den (fehlenden) Montagelöchern. Vielleicht lässt sich Michael ja auch da noch nach und nach etwas aus der Nase ziehen..
Ralf X. schrieb: > jetztbrauchen wir noch Infos zu den (fehlenden) Montagelöchern. Auf dem Foto sehen die fehlenden Löcher verdächtig nach Fiducials aus, hat er vielleicht einfach auf dem Soldermask-Layer "gebohrt"?
Hmmm schrieb: > Ralf X. schrieb: >> jetztbrauchen wir noch Infos zu den (fehlenden) Montagelöchern. > > Auf dem Foto sehen die fehlenden Löcher verdächtig nach Fiducials aus, > hat er vielleicht einfach auf dem Soldermask-Layer "gebohrt"? Bei einer Bereitstellung der an JLC übermittelten Dateien wären hier einige Leute, die eine entsprechende Analyse schnell auf die Reihe bekommen würden. Mich selber nehme ich da mal eher aus. *gg Aber es ist relativ typisch, dass es seine Gründe hat, warum wichtige Daten zurückgehalten werden, die (oft ungerechtfertigte) Schuldzuweisung an andere dafür umso heftiger ausfällt.
Darf man fragen mit welchem CAD-Tool du die Leiterplatte erstellt hast? Selbst KiCad (kost nix, taugt nix) moniert zwei Flächen, die den gleichen Signalnamen tragen, aber 1 Nanometer (!) voneinander getrennt sind schon on the fly als "unrouted" und zeigt einen Airwire dazwischen an. Da muss man nicht mal den DRC für starten.
Michael H. schrieb: > Die sind hauchdünn in den Gerber von einander getrennt und die jungs > haben ultra-nah rangezommt, und da war ein Abstand. Und den haben Sie > vergrößert, wie es schon vermutet wurde. Natürlich kann man argumentieren, dass das ein guter Service war. Wer sonst hätte die Trennung gefunden.
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luecke_JLCPCB.png
46 KB
Die Gerber wurde von KiCad Version 9 generiert, und läuft da ohne Probleme durch den DRC durch. Hier zeichnet niemand was Freihand! Robert M. schrieb: > Nicht umsonst gibts Design Rules, und die muss man einhalten. Dass eine > hauchdünne Unterbrechung zwischen zwei Polygonen zu undefiniertem > Verhalten führen kann wundert mich nicht. die Design Rules von JLC sind in den Rules Drinnen. Und da läuft es gut durch. Da haben wir strikte Standards. Wartet mal ab, bis jemand von euch 2 GND-Zonen übereinander legt, und ihr auch feststellt, dass JLC die getrennt hat, obwohl sie in KiCad verbunden sind. So sieht das in KiCAD aus. Der gelbe Pfeil zeigt, wo später das Problem war. Ich bin mir sicher, das hat der ein-oder-andere schon gemacht.
Michael H. schrieb: > Ich bin mir sicher, > das hat der ein-oder-andere schon gemacht. Aber nicht hinterher über den PCB-Fertiger gescholten, sondern den eigenen Murks erkannt.
H. H. schrieb: > Michael H. schrieb: >> Ich bin mir sicher, >> das hat der ein-oder-andere schon gemacht. > > Aber nicht hinterher über den PCB-Fertiger gescholten, sondern den > eigenen Murks erkannt. es hat sage uns schriebe 5 Revisionen lang vorher funktioniert, und nun plötzlich nicht mehr. Ey sorry, ich muss konsistente Prozesse als Fertiger haben.
Soul E. schrieb: >> Dass Gerberdaten gerastert werden, habe ich ehrlich gesagt noch nie >> gehört. (...) > > Hier ist die Bedienungsanleitung zu einem modernen Photoplotter: > https://www.bungard.de/images/downloads/anleitungen/filmstar-plus_anleitung_deutsch.pdf Ja doch, der Punkt war immer noch der, dass in den Gerberdaten nicht gerastert wird. Um das Abbild auf der Leiterplatte ging es an keiner Stelle. Michael H. schrieb: > es hat sage uns schriebe 5 Revisionen lang vorher funktioniert, und nun > plötzlich nicht mehr. Ey sorry, ich muss konsistente Prozesse als > Fertiger haben. Du hast aber nicht nachbestellt, sondern eine neue Version fertigen lassen. Da werden die Daten selbstverständlich neu eingelesen und für die Fertigung aufbereitet. Dein hauchdünner Spalt zwischen den Kupferflächen ist nicht fertigbar, das heißt er muss angefasst werden. Zugegeben, ich würde mir auch wünschen, dass mich der Fertiger bei so einer undefinierten Stelle im Vorfeld informiert. Aber wenn ich bei einem der aufgrund von Automatisierung günstigsten Anbieter bestelle, dann kann ich das nicht zwangsläufig erwarten. Aber wieso zur Hölle sind die Flächen alle krumm und schief? Verwendest du kein Raster? Nur so kann dieser Fehler überhaupt zu Stande kommen. Im Kicad werden die sich berühren, da es keinen DRC gibt, aber die Gerberausgabe löst mit weniger Nachkommastellen auf, sodass der Spalt entsteht.
Ich sag mal so, KiCAD ist open source, wird ständig weiterentwickelt, und ihr alle seid die Tester. Wenigstens weißt Du für die Zukunft worauf man achten muss. Und JLCPCB wird sicherlich auch Optionen anbieten wo Änderungen noch mal an den Kunden zurück gehen, alternativ komplett verzichten, wo gar keiner mehr drüber schaut und einfach dumm produziert wird. Da brauchst Du vielleicht doch nicht den Fertiger wechseln?
Karsten B. schrieb: > Aber wieso zur Hölle sind die Flächen alle krumm und schief? Wurde weiter oben schon auf den Punkt gebracht: Cyblord -. schrieb: > Das liegt auf der Hand: Die Daten hat eine Parkinson-Oma freihand in > Paint gezeichnet. Ok, etwas anders kann es gewesen sein, aber so ein hingerotztes Chaos kann jederzeit zu Fehlern führen. Zu Fehlern, die man dann natürlich auf der eigenen Seite suchen sollte.
Kleiner Tip an den TO: Wenn man die Flächengrenzen statt mit der Maus mit den Cursortasten zieht, bekommt man auch orthogonale Flächengrenzen in den Griff - und das selbst in KiCAD und auch in allen Versionen davon.
Michael H. schrieb: > Der gelbe Pfeil zeigt, wo später das Problem war. Ich bin mir sicher, > das hat der ein-oder-andere schon gemacht. Ich bin mir sicher, daß man das in der Gerber Daten gesehen hat. Masseflächen füllt man in KiCad übrigens anders. Alexander schrieb: > Ich sag mal so, KiCAD ist open source, wird ständig weiterentwickelt, > und ihr alle seid die Tester. So kam ich mir nie vor. Alles prima, incl. der Fertigung bei JLCPCB. Wenn da mal was nicht gestimmt hatte (selten), dann meine eigene Nase.
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Michael, wann wirst du endlich verstehen, daß es hier nicht um die Lösung deines Problems geht?! Ist ja kaum noch mit anzusehen... Es geht allein darum, in dir als TO ein Opfer zu finden. Das ist hier nur ein übler Haufen argwöhnischer Taugenichtse, der keinen Deut mehr kann als du. Aber kollektiv machen sie dich fertig, polieren dadurch ihre nicht vorhandene Daseinsberechtigung auf. Sie können alles, du nichts. Nur darum geht es. So machen sie es ein ganzes Leben lang, mit den überall sichtbaren Folgen. Und dann ist da noch ein ganz kleines Detail zwischen den Zeilen... Noch vor 20 Jahren ging es darum, wie man Fehler beim Selberätzen vermeidet. Heute geht es darum, wie man Fehler beim Abladen dieser Arbeit/Hirntätigkeit auf andere vermeidet. In 20 Jahren geht es darum, wie man das Layout-Programm ohne KI öffnet. Natürlich wird man heute noch darüber lachen, aber genau so passiert es. Und sie merken es nicht, denn sie sind ja immer unter ihresgleichen. Wenn alle das Gehen verlernen, erscheint es nicht schlimm, weil ja alle um einen herum auch nur kriechen. Bis sie die Folgen in der Gesellschaft spüren, weil einfach nichts mehr so ist, wie es sein sollte. Dann werden dahergelaufene TOs mit ihren Fehlern eine noch viel wichtigere Rolle spielen...
Ist sicher ein ganz tolles Programm, aber man muss es auch bedienen können. Ich hätte bei KiCad Angst dass ich ein älteres Projekt (und damit meine ich 2 Jahre) mit der aktuellen Version nicht mehr nutzen kann. Die Abwärtskompatibilität soll ja nicht so berauschend sein. Da ich quasi nie Platinen mache, benutze ich es nicht.
Zwischenstand von gerade jetzt nachdem ich gestern das Problem meldete: Hinsichtlich der Löcher haben sie sich endlich mal nicht versucht raus zu reden. >Hello there, >Thank you for reaching out and sharing your feedback with us. We apologize >for any inconvenience you may have experienced. >Upon checking with our engineer, they missed the non-plated holes when >preparing the production file. >But now they have already revised the production file in our system. >May i know if we can apply a 24USD coupon for you so you can click the >"Reorder" button to place it again? Is that ok for you? >We apologize for the inconvenience this may cause. >Thank you for your understanding and support. >Best regards, >JLCPCB After-sales Team Einziges Problem: Die PCBA ist auch durch und nicht verwendbar. Kostenpunkt ~140 USD. Coupon 24 USD. Und genau das ist das Problem. Mich kotzt JLCPCB sowas von an. Wer misst baut, muss dazu stehen. Und das tut JLCPCB einfach nicht.
Du hast doch sicher die Gerberfiles an JLC in Zip gesendet? Poste doch die Zip-Datei hier und wir schauen uns die Gerber an. Es gibt viele Spezialisten die sich damit auskennen und dir Rückmeldung geben.
Moin, Jens K. schrieb: > Poste doch > die Zip-Datei hier und wir schauen uns die Gerber an. Dass er das nicht machen wird, dafuer habe ich vollstes Verstaendnis, aber das ist das einzige, fuer was ich beim TO Verstaendnis habe. Die Problematik hier bestaerkt mich in der Auffassung, dass ein gutes Layout auch "schoen" aussehen sollte. Und eben nicht wie von "Parkinson-Omas freihaendig" gezeichnet. Michael H. schrieb: > Wer misst baut, muss dazu stehen. Und > das tut JLCPCB einfach nicht. Nee, muss JLCPCB natuerlich nicht. Denn die haben den Mist nicht gebaut, sondern "nur" modifiziert. Gebaut hast du ihn. Und die koennen es sich sicher leisten, von den 99.99% anderer, zufriedener User auch gut zu leben und auf die 0.01% Troublemaker zu verzichten. Waehrend du bei solchen Layouts auch bei anderen Herstellern ein grosses Risiko haben wirst, dass da irgendwas grob schieflaeuft. Gruss WK
Michael H. schrieb: > > Mich kotzt JLCPCB sowas von an. Wer misst baut, muss dazu stehen. Und > das tut JLCPCB einfach nicht. Du bist nicht gesetzlich verpflichtet, bei JLCPCB zu bestellen. Es steht Dir auch zu, in Zukunft JLCPCB zu boykottieren. Das ist das Recht des Kunden. Du weisst jetzt, dass Dein Layout an einigen Stellen verbesserungsfaehig ist. Make it so und schicke einen Auftrag an einen Auftragsfertiger Deiner Wahl. Ob das besser wird, wird man dann sehen (bei V9).
Michael H. schrieb: > Wartet mal ab, bis jemand von euch 2 GND-Zonen übereinander legt, und > ihr auch feststellt, dass JLC die getrennt hat, obwohl sie in KiCad > verbunden sind. So sieht das in KiCAD aus. > > Der gelbe Pfeil zeigt, wo später das Problem war. Ich bin mir sicher, > das hat der ein-oder-andere schon gemacht. Ich bin mir nicht sicher, ob das nicht ein Bug in Kicad ist. Wenn der DRC wirklich ohne warning oder Error durch geht, sollte der Gerber Processor die beiden Flächen mergen oder anderweitig sicherstellen, dass das wirklich eine einzelne fläche wird. Zumindest kann ich mich wage daran erinnern, dass irgendwo in der Gerber docu vor solchen ungünstigen Konstrukten gewarnt wird... Man hätte bei sowas auch imho nachfragen müssen...wird bei mir regelmäßig bei jeder kleinsten Kleinigkeit gemacht. Zugegebenermaßen geht bei mir aber das meiste durch deren Standard und nicht dem billigeren Economy Prozess...vllt liegt dort der Unterschied im Service. Das fehlende Loch ist natürlich Mist... Ich mache die entweder als Platine Umriss (wenn vom mechanischen Design vorgegeben und als DXF importiert), oder aber als footprint und npth... Hatte bei keiner der Methoden jemals ein Problem bei sicher über 100 Designs in den letztn 2-3 Jahren. 73
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On-Topic: Üblicherweise puzzelt man sich eine GND-Plane nicht aus einzelnen Flicken zusammen, sondern definiert einen Regelbereich (Rule-Area). Bei einfacheren Designs genügt ein Rechteck, das etwas größer ist, als der Platinenumriss. KiCad flutet dann diesen Bereich mit dem zugewiesenen Signal (z.B. GND). Neu fluten ist jederzeit mit der Taste 'B' möglich. Zerschneidet man so eine Fläche mit einer Leiterbahn, poppt unten ein "unrouted" in der Statusleiste auf und die beiden Inseln werden mit einem Airwire verbunden. Bei Bedarf werden unangebundene Inseln komplett offen gelassen, da sieht man dann sofort, dass da ein "Loch" ist. Es ist auch problemlos möglich, auf einer Kupferebene mehrere Planes für unterschiedliche Signale anzulegen (z.B. GND und Vcc). Diese Planes dürfen sich sich sogar überlappen und können mit einer Priorität belegt werden, welche Plane die andere nach dem XOR-Prinzip verdrängen darf. Der Fluter kümmert sich automatisch um Abstände, Radien und thermische Pads. Bei komplizierteren Formen kann man diesen Regelbereich auch gerne als geschlossenes (!) Polygon skizieren und fluten lassen. Wenn man aus irgendwelchen Gründen meint, sich solche Planes aus einzelnen Stückchen zusammenpuzzeln zu müssen, so kann und sollte man anschließend diese Polygone zu einem gemeinsamen Polygon zusammenfassen, wofür KiCad ebenfalls auch eine Funktion bereitstellt. Wenn die Löcher auf "Edge Cuts" gezeichnet wurden, müssen sie durchgehend sein und die Planes werden sogar einen Mindestabstand (typ. 0,25 mm) zum Rand haben, so dass man die inneren Lagen gar nicht mit der Schraube kurzschließen kann. Ich tippe hier auf NPTH mit Durchmesser 0. KiCad bietet sogar fertige Mounting Holes nach ISO als Bibliothek an in den üblichen Größen sowohl metallisiert als auch "blank". Diese kann man dann als Vorlage nehmen für eigene Bibliotheks-Symbole, wo als KeepOut auch noch das Eckenmaß der Schraube und sogar den Durchmesser des Steckschlüssels berücksichtigen kann, damit nicht sowas passiert, wie im Anhang. Also, verbuche es einfach als Lehrgeld. JLCPCB ist nicht Schuld. KiCad ist nicht Schuld. Es ist ein Layer-8-Error.
Hans W. schrieb: > Wenn der DRC wirklich ohne warning oder Error durch geht, sollte der > Gerber Processor die beiden Flächen mergen oder anderweitig > sicherstellen, dass das wirklich eine einzelne fläche wird. Das mergen tut er leider nicht, da werde ich mal ein KiCad feature request aufmachen. Das könnte zumindest für viele diesen Fehler ausschließen. Marek N. schrieb: > Wenn man aus irgendwelchen Gründen meint, sich solche Planes aus > einzelnen Stückchen zusammenpuzzeln zu müssen, so kann und sollte man > anschließend diese Polygone zu einem gemeinsamen Polygon zusammenfassen, > wofür KiCad ebenfalls auch eine Funktion bereitstellt. Anleitung bitte! Das suche ich um zumindest den Fehler zukünftig auszuschließen. Marek N. schrieb: > KiCad bietet sogar fertige Mounting Holes nach ISO als Bibliothek an in > den üblichen Größen sowohl metallisiert als auch "blank". Überraschung. Genau so eines hat JLCPCB vergessen. =) Marek N. schrieb: > Also, verbuche es einfach als Lehrgeld. JLCPCB ist nicht Schuld. KiCad > ist nicht Schuld. Es ist ein Layer-8-Error. Das kannst Du bei 1x machen, bei 3x. Aber wenn Du einfach in der Serienproduktion bist und 1k 5k Lose fertigst eben nicht mehr. Dafür braucht man eben einen verlässlichen Partner den ich nun suche.
Michael H. schrieb: > Anleitung bitte! Das suche ich um zumindest den Fehler zukünftig > auszuschließen. Bitteschön: https://www.youtube.com/watch?v=8NV5cuPbVm0 Der Regelbereich darf sogar über den Platinenrand hinausragen. Die Plane wird korrekt bis an den Rand mit dem voreingestellten Abstand geflutet. Michael H. schrieb: >> KiCad bietet sogar fertige Mounting Holes nach ISO als Bibliothek an in >> den üblichen Größen sowohl metallisiert als auch "blank". > > Überraschung. Genau so eines hat JLCPCB vergessen. =) Interessant! - Ich muss eh demnächst ein paar Platinen bestellen, da quetsche ich mal ein paar originale Mounting Holes irgend wo zwischen, um zu gucken, was passiert.
Michael H. schrieb: > Einziges Problem: Die PCBA ist auch durch und nicht verwendbar. > Kostenpunkt ~140 USD. Coupon 24 USD. Und genau das ist das Problem. Es kommen viele Punkte zusammen. 1. Die Bestückung war auch einwandfrei da kannst du dich nich beschweren 2. Den fehler der LP haben sie die erstattet (vermutung von mir die LP kosteten 24$) 3. Möchte ich sehen das du bei einem anderen Fertiger die 140$ ersetzt bekommst Am Ende bleibt es immer bei allen fertigern gleich: Fehler erkennen, Rücksprache halten und Fehler zukünftig ausschließen. Fehler machen sie alle mal. JLC hat bei uns mal ein Modul bestückt und die Pads auf der unterseite waren nicht ordentlich gelötet. JLC hat uns die kosten der Module ersetzt. Was natürlich deutlich weniger war als der ganze Auftrag. In rücksprache mit JLC habn wir zukünftig "standard" anstatt "economic" bestellt und Röntgen dazu gebucht. Es gab dann nie wieder Probleme bei diesem Projekt. Deswegen macht man ja eine kleinserie, bevor man 1000Stk bestellt.
Statt über perfekte Fertiger zu philosophieren und den Finger auf andere zu zeigen: Ein sauberes Layout hätte hier deutlich mehr gebracht.
Linien / Flächen die parallel sind und aufeinander liegen (0 Abstand haben) sollte man eigentlich so gut wie immer vermeiden wenns irgendwie geht, da können unschöne Randfälle an den Algorithmen auftreten und in Kombination mit der endlichen Genauigkeit von Fliesskommazahlen auch gestandene 3d Kernel an denen zig Jahre Heerscharen an PhDs gearbeitet haben aus dem Tritt bringen. Wenn man schon so Zonen zu Fuss machen muss/will dann sollten die entweder aus einem Polygon bestehen und/oder gehörig überlappen. Früher hat kicad auch gemeckert wenn ein Polygon sich selbst geschnitten hat (sieht man nicht ob das da der Fall ist), offenbar hat man das inzwischen aber als "Feature" ermöglicht. Bei diesem Layout wirds mit jedem Fertiger potentiell Probleme geben.
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Robert M. schrieb: > Früher hat kicad auch gemeckert wenn ein Polygon sich selbst geschnitten > hat (sieht man nicht ob das da der Fall ist), offenbar hat man das > inzwischen aber als "Feature" ermöglicht. Ja, geht mittlerweile. Plane wird korrekt geflutet. Bei sich selbst überschneidender Boardkontur gibt es DRC-Fehler und die 3D-Ansicht kann nicht gerendert werden.
Zwischenstand: Ich bin nun bei einer deutschem Account Manger von JLCPCB. Vermutlich treffen wir uns die nächsten Tage in Person und schauen wie wir die Probleme beheben. Ich versuche, dass wir (zumindest für unsere Firma) saubere Regeln hinbekommen. Marek N. schrieb: > Interessant! - Ich muss eh demnächst ein paar Platinen bestellen, da > quetsche ich mal ein paar originale Mounting Holes irgend wo zwischen, > um zu gucken, was passiert. nur um es klarzustellen: Das war human error von JLCPCB was passiert ist. zu 90+% funktioniert es bei deinen Tests. Marek N. schrieb: > Bitteschön: https://www.youtube.com/watch?v=8NV5cuPbVm0 > Der Regelbereich darf sogar über den Platinenrand hinausragen. Die Plane > wird korrekt bis an den Rand mit dem voreingestellten Abstand geflutet. Ich dachte, du zeigst mir ein Tutorial wie man zwei Ebenen merged. Das war leider nicht was ich wissen wollte. John P. schrieb: > Am Ende bleibt es immer bei allen fertigern gleich: Fehler erkennen, > Rücksprache halten und Fehler zukünftig ausschließen. > Fehler machen sie alle mal. Klar, aber dann darf was nicht heute funktionieren und morgen nicht. Ich muss schon als fertiger Konsistenz drinnen haben. Robert M. schrieb: > Wenn man schon so Zonen zu Fuss machen muss/will dann sollten die > entweder aus einem Polygon bestehen und/oder gehörig überlappen. Schau dir mal das Bild von mir aus Kicad an, da überlappt sichs kräftig. Die Zonen küssen sich, dazwischen ist ein Micron platz, und das hat sich JLCPCB halt erlaubt zu erweitern. John P. schrieb: > In rücksprache mit JLC habn wir zukünftig "standard" anstatt "economic" > bestellt und Röntgen dazu gebucht. > Es gab dann nie wieder Probleme bei diesem Projekt. Deswegen macht man > ja eine kleinserie, bevor man 1000Stk bestellt. All unsere Projekte laufen aufgrund er Anforderungen (VCUTs) nur auf Standard. Leider ist meine Beobachtung, dass es umgekehrt ist: Der Standardprozess ist deutlich Fehlerbehafter, da er nicht so eingeschossen ist.
Michael H. schrieb: > Aber wenn Du einfach in der > Serienproduktion bist und 1k 5k Lose fertigst eben nicht mehr Wohl. erstmoal eine kleine Testserie und dann über "Reorder" mit veränderter Stückzahl, hat bis jetzt immer funktioniert.
Michael H. schrieb: > nur um es klarzustellen: Das war human error von JLCPCB was passiert > ist. Haben die das Excellon-File übersehen, oder wie hast Du die Bohrdaten angeliefert? Michael H. schrieb: > Klar, aber dann darf was nicht heute funktionieren und morgen nicht. Ich > muss schon als fertiger Konsistenz drinnen haben. Solange Du Daten anlieferst, die den Design Rules entsprechen, ist das so. Bei dem seltsamen Zeug, was Du da angeliefert hast, kann man entweder Rücksprache halten oder es (wie das bei hochautomatisierten Billiganbietern wenig überraschend ist) stillschweigend anpassen. Im Endeffekt hast Du die Wahl, ob Du einen Anbieter vor Ort nimmst, der zwar teurer ist, aber dafür auch Händchenhalten anbietet, oder einen günstigen Massenanbieter, bei dem dann die angelieferten Daten exakt stimmen müssen.
Michael H. schrieb: > Robert M. schrieb: >> Wenn man schon so Zonen zu Fuss machen muss/will dann sollten die >> entweder aus einem Polygon bestehen und/oder gehörig überlappen. > Schau dir mal das Bild von mir aus Kicad an, da überlappt sichs kräftig. > Die Zonen küssen sich, dazwischen ist ein Micron platz, und das hat sich > JLCPCB halt erlaubt zu erweitern. Naja, darum meinte ich ja, dass da auch ein Kicad "Bug" mitspielt. Offensicht ist zumindest bei den flächen das Gerber nicht konsistent, oder? Die löcher sind natürlich ein anderes Thema... Aber vllt hängt das auch mit dem manuellen Eingriff, bedingt durch die "unglücklichen" Gerber Daten, zusammen.... Hatte wirklich noch nie fehlerhafte "Konturen" oä. ... 73
Michael H. schrieb: > Robert M. schrieb: >> Wenn man schon so Zonen zu Fuss machen muss/will dann sollten die >> entweder aus einem Polygon bestehen und/oder gehörig überlappen. > Schau dir mal das Bild von mir aus Kicad an, da überlappt sichs kräftig. > Die Zonen küssen sich, dazwischen ist ein Micron platz, und das hat sich > JLCPCB halt erlaubt zu erweitern. Mit kräftig überlappen mein ich eher einen Millimeter als ein µm Spalt. In dem Bild erkennt man gar nichts.
Mit der Nachbearbeitung durch JLC habe ich auch schon gemischte Erfahrungen gemacht, es kam zwar jedes Mal bis auf ein einziges Mal etwas verwendbares raus (bei dem einen Mal habe ich aber ehrlicherweise den Gerber Export vergeigt, interessanterweise haben sie aber einiges fixen können, nur ein paar Langlöcher haben gefehlt), allerdings wurden mir auch schon einzelne Vias vergrößert an einem Steckverbinder, obwohl diese im gleichen Raster lagen und die gleiche Clearance hatten und diese auch innerhalb der Design Rules lagen. Eigentlich ein Unding, wenn ich Gerber liefere und diese innerhalb der Spezifikationen des Leiterplattenherstellers liegen, erwarte ich, dass das Endresultat der Leiterplattenfertigung auch meinem Gerber gleicht, was der Fertiger für Zwischenschritte und Änderungen durchführt an meinen „Rohdaten“ um dies in seiner Produktion am Ende zu erreichen interessiert mich an dieser Stelle nicht. Bisher hat mir JLC aber seitdem ich deren Gerber kontrolliere auch jedes Mal das gefertigt was ich ursprünglich wollte, wenn ich sie auf meinerseits unerwünschte Änderungen hingewiesen habe.
Michael H. schrieb: > Das kannst Du bei 1x machen, bei 3x. Aber wenn Du einfach in der > Serienproduktion bist und 1k 5k Lose fertigst eben nicht mehr. Dafür > braucht man eben einen verlässlichen Partner den ich nun suche. Bei diesen Stückzahlen rechnet es sich einen fähigen Layouter zu bezahlen.
Michael H. schrieb: > Schau dir mal das Bild von mir aus Kicad an, da überlappt sichs kräftig. > Die Zonen küssen sich, dazwischen ist ein Micron platz, und das hat sich > JLCPCB halt erlaubt zu erweitern. Überlappen sich kräftig, berühren sich oder haben Abstand zueinander? Du scheinst selber Schwierigkeiten damit zu haben, exakt zu beschreiben, was du in deinen Fertigungsdaten abgeliefert hast. Das soll der CAM-Ingenieur korrekt interpretieren? Der arme Kerl. Und für dieses Problem lässt du auch noch einen Außendienstler von JLCPCB antanzen? Mal ehrlich, das ist doch an Lächerlichkeit kaum zu überbieten. Es tut mir leid, aber dieses Layout mit den schiefen Kupferflächen ist aus ingenieurstechnischer Sicht leider Schrott und zu dieser Einschätzung kann man bereits mit einfachen Grundwissen über Leiterplattenfertigung kommen. Dann auch noch gewerblich? Das wirft kein gutes Licht auf die Firma, deren Produkte und den Layouter, ziemlich blamabel in meinen Augen. Marc X. schrieb: > Eigentlich ein Unding, wenn ich Gerber liefere und diese innerhalb der > Spezifikationen des Leiterplattenherstellers liegen, erwarte ich, dass > das Endresultat der Leiterplattenfertigung auch meinem Gerber gleicht Tja, im vorliegenden Fall war im Gerber wohl ein Spalt von 1µm und solche feinen Strukturen liegen außerhalb der Spezifikation.
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