STM32H743 PLL

[Hans-Georg L. (h-g-l)]

Hier wurde behauptet

Beitrag "Re: STM32H7: PH1-OSC_OUT als Clock für Ethernet verwenden?"

Die PLL im STM32H7 würde die Stabilität des HSE Oszillators bei der 
Ausgabe über MCO verschlechtern.
Das habe ich mal an meinen DevEbox STM32H743 Board nach gemessen.
Der Code wurde mit CUBE MX erzeugt. Die MCO Ausgänge wurden auf "very 
fast" gesetzt, die Leitungslänge zum Zähler war < 10cm und dort mit 
1MOhm abgeschlossen.
Für mich ist das nicht nachvollziehbar, das Bild im Anhang zeigt das 
Gegenteil, bis ca. 200s verbessert die PLL das Signal, darüber ist der 
HSE Oszillator dominant. Auch kann ich keine nennenswerte Abhängigkeit 
von Teiler Faktoren erkennen.

Hat irgend jemand nachvollzierbare Messungen welche die oben genannte 
Behauptung unterstützen ?

[Andras H. (andras_h)]

Wie viele Geräte hast du vermessen? Es können ja zwischen Geräten 
unterscheide geben. Es könnte sein, das was du da hast einfach besser 
ist. Aber im großen und ganzen wenn man tausende Geräte misst, dann 
sieht man ob das so klappen kann.

Das ist dann doof, wenn man das bei sich ausprobiert hat. Tut. Dann bei 
der Serienproduktion die Auffälligkeiten kommen.

[Wastl (hartundweichware)]

Hans-Georg L. schrieb:
> Hat irgend jemand nachvollzierbare Messungen welche die oben genannte
> Behauptung unterstützen ?

Dazu braucht man keine Messungen. Weder lügt die Theorie noch
lässt sie sich überlisten. Die Verschlechterung (zusätzlicher
Jitter) eines über PLL vervielfachten Signals ergibt sich
automatisch.

Hans-Georg L. schrieb:
> Die PLL im STM32H7 würde die Stabilität des HSE Oszillators bei der
> Ausgabe über MCO verschlechtern.

Hans-Georg L. schrieb:
> bis ca. 200s verbessert die PLL das Signal, darüber ist der
> HSE Oszillator dominant. Auch kann ich keine nennenswerte Abhängigkeit
> von Teiler Faktoren erkennen.

Bei einer PLL Synchronisierung ändert sich nicht die Stabilität
des Signals sondern dessen Signalqualität bezüglich Nebenlinien
(oben auch zusätzlicher Jitter gennannt). Jitter macht besonders
Anwendungen (physikalisch) zu schaffen wenn sie z.B. mit
Ethernet zu tun haben. Ein verjittertes Refernez-Signal für
einen Ethernet-PHY oder -Core bringt erhöhte Fehlerraten bis hin
zur Funktions-Unfähigkeit.

[Hans-Georg L. (h-g-l)]

Andras H. schrieb:
> Wie viele Geräte hast du vermessen? Es können ja zwischen Geräten
> unterscheide geben. Es könnte sein, das was du da hast einfach besser
> ist. Aber im großen und ganzen wenn man tausende Geräte misst, dann
> sieht man ob das so klappen kann.
>
> Das ist dann doof, wenn man das bei sich ausprobiert hat. Tut. Dann bei
> der Serienproduktion die Auffälligkeiten kommen.

Ich habe nur 1es Vermessen, aber ich glaube schon das ST seine 
Produktion einigermaßen im Griff hat. Anbei Ein Auszug aus dem 
Datenblatt da ist von ps Jitter die Rede.

[Hans-Georg L. (h-g-l)]

Wastl schrieb:
> Hans-Georg L. schrieb:
>> Hat irgend jemand nachvollzierbare Messungen welche die oben genannte
>> Behauptung unterstützen ?
>
> Dazu braucht man keine Messungen. Weder lügt die Theorie noch
> lässt sie sich überlisten. Die Verschlechterung (zusätzlicher
> Jitter) eines über PLL vervielfachten Signals ergibt sich
> automatisch.
>
> Hans-Georg L. schrieb:
>> Die PLL im STM32H7 würde die Stabilität des HSE Oszillators bei der
>> Ausgabe über MCO verschlechtern.
>
> Hans-Georg L. schrieb:
>> bis ca. 200s verbessert die PLL das Signal, darüber ist der
>> HSE Oszillator dominant. Auch kann ich keine nennenswerte Abhängigkeit
>> von Teiler Faktoren erkennen.
>
> Bei einer PLL Synchronisierung ändert sich nicht die Stabilität
> des Signals sondern dessen Signalqualität bezüglich Nebenlinien
> (oben auch zusätzlicher Jitter gennannt). Jitter macht besonders
> Anwendungen (physikalisch) zu schaffen wenn sie z.B. mit
> Ethernet zu tun haben. Ein verjittertes Refernez-Signal für
> einen Ethernet-PHY oder -Core bringt erhöhte Fehlerraten bis hin
> zur Funktions-Unfähigkeit.

Lt. Datenblatt ist der zusätzliche Jitter durch die PLL im ps Bereich, 
da würde ich mal behaupten das der Jitter von Ouarz und Oszillator mehr 
ausmacht.

Ist USB2 so viel unempfindlicher für Jitter wie Ethernet ?

[Wastl (hartundweichware)]

Hans-Georg L. schrieb:
> Anbei Ein Auszug aus dem
> Datenblatt da ist von ps Jitter die Rede.

Und da hast du deinen Jitter. Aber was du im Eröffnungsbeitrag
gemessen und gezeigt hast die Frequenz- Langzeit -Stabitität
eines Signals, also die Frequenz , nicht die Kurzzeit-Abweichung.

Ich denke da musst du dir selbst noch Einiges klar machen.

[Wastl (hartundweichware)]

Hans-Georg L. schrieb:
> da würde ich mal behaupten das der Jitter von Ouarz und Oszillator mehr
> ausmacht.

Das ist der Physik egal. Du kanst alles behaupten was du willst,
die Tatsachen ändern sich dadurch nicht.

Wenn du so überzeugt bist von deinen Vorstellungen dann kannst
du ja einen Ethernet Clock aus einem beliebigen durch interne
PLL synhetisierten Signal speisen und glücklich werden dass du
in einer Schaltung ca 0.50 Euro für einen externen Referenz-
Clock gespart hast.

[Hans-Georg L. (h-g-l)]

Die x Achse bei ADEV ist doch tau also die Zeit ... wenn du 1s als 
Langzeit ansiehst.
Warum haben dann "Jitter Cleaner" eine PLL wenn die dafür nicht geeignet 
ist ?
https://www.ti.com/product-category/clocks-timing/clock-jitter-cleaners/products.html