S32K144 FlexCAN1 probleme

[Chandler B. (chandler)]

Hallo,
ich habe einen S32K144EVB-Q100 -und möchte auf diesen FlexCAN1 
verwenden.
Ich habe dazu das Beispiel von FlexCAN0 genommen und überall CAN0 in 
CAN1 umbenannt.
Da der message Buffer für FlexCAN1 nicht so groß ist, habe ich hier 
weniger buffer mit 0 initialisirt.

Ich habe jetzt zwei Probleme.
1. Wenn ich zyklisch eine CAN-Nachricht schicken möchte, passiert 
nichts. Ich sehe noch nicht einmal etwas auf der CAN1_TX Leitung (dort 
hängt ein Logikanalyzer dran)

2. Laut dem Referenc Manual ist das Register PCC FlexCAN1 bei einem 
Offset von 94h (siehe FlexCAN1_Register.png)

Wenn ich in S32K144.h nachschaue, ist dort ein define

#define PCC_FlexCAN1_INDEX        37

Dies wird in der Initialisierung verwendet

  PCC->PCCn[PCC_FlexCAN1_INDEX] |= PCC_PCCn_CGC_MASK; /* CGC=1: enable clock to FlexCAN1 */

Wie passt das überein?

int main(void)
{
      /*!
       * Initialization:
       * =======================
       */
    WDOG_disable();        /* Disable WDOG */
    SOSC_init_8MHz();        /* Initialize system oscillator for 8 MHz xtal */
    SPLL_init_160MHz();      /* Initialize SPLL to 160 MHz with 8 MHz SOSC */
    NormalRUNmode_80MHz();   /* Init clocks: 80 MHz sysclk & core, 40 MHz bus, 20 MHz flash */
    FLEXCAN1_init();
    PORT_init();             /* Configure ports */
    LPSPI1_init_master();    /* Initialize LPSPI 1 as master */
    LPIT0_init();           /* Initialize PIT0 for 500 ms timeout */
    SBC_Init();
    lightInit_v();

    for(;;)
    {
        while (0 == (LPIT0->MSR & LPIT_MSR_TIF0_MASK)) {} /* Wait for LPIT0 CH0 Flag */
        toggleAnalyzePin_v();
        toggleLightPin_v(color);
        LPIT0->MSR |= LPIT_MSR_TIF0_MASK;               /* Clear Flag */
        FLEXCAN1_transmit_msg();
    }
}

PORT_init():

void PORT_init (void)
{
    /*!
     * Pins definitions
     * ===================================================
     *
     * Pin number        | Function
     * ----------------- |------------------
     * SPI
     * PTB14             | LPSPI1_SCK
     * PTB15             | LPSPI1_SIN
     * PTB16             | LPSPI1_SOUT
     * PTA6              | LPSPI1_PCS1
     *
     * GPIO
     * PTD16             | GPIO output [LED_GREEN]
     * PTD15             | GPIO output [LED_RED]
     *
     * CAN
     * PTA12             | CAN1_RX
     * PTA13             | CAN1_TX
     *
     */
    // SPI
    PCC->PCCn[PCC_PORTB_INDEX ]|=PCC_PCCn_CGC_MASK; /* Enable clock for PORTB */
    PORTB->PCR[14]|=PORT_PCR_MUX(3); /* Port B14: MUX = ALT3, LPSPI1_SCK */
    PORTB->PCR[15]|=PORT_PCR_MUX(3); /* Port B15: MUX = ALT3, LPSPI1_SIN */
    PORTB->PCR[16]|=PORT_PCR_MUX(3); /* Port B16: MUX = ALT3, LPSPI1_SOUT */
    //PORTB->PCR[17]|=PORT_PCR_MUX(3); /* Port B17: MUX = ALT3, LPSPI1_PCS3 */
    PCC->PCCn[PCC_PORTA_INDEX ]|=PCC_PCCn_CGC_MASK; /* Enable clock for PORTA */
    PORTA->PCR[6]|=PORT_PCR_MUX(3); /* Port A06: MUX = ALT3, LPSPI1_PCS3 */

    // GPIO
    PCC->PCCn[PCC_PORTD_INDEX ]|=PCC_PCCn_CGC_MASK; /* Enable clock for PORTD */
    PORTD->PCR[16]|=PORT_PCR_MUX(1); /* Port D16: MUX = ALT1, GPIO */
    PTD->PDDR |= 1<<16;               /* Port D16: Data Direction= output */
    PORTD->PCR[15]|=PORT_PCR_MUX(1); /* Port D16: MUX = ALT1, GPIO */
    PTD->PDDR |= 1<<15;               /* Port D16: Data Direction= output */
    PORTA->PCR[11]|=PORT_PCR_MUX(1); /* Port A11: MUX = ALT1, GPIO */
    PTA->PDDR |= 1<<11;               /* Port A11: Data Direction= output */
    PTA->PSOR |= 1<<11; // low

    // CAN
    PORTA->PCR[12] |= PORT_PCR_MUX(5);  /* Port A12: MUX = ALT5, CAN0_RX */
    PORTA->PCR[13] |= PORT_PCR_MUX(5); /* Port A13: MUX = ALT5, CAN0_TX */

}

[Manuel H. (Firma: Universität Tartu) (xenos1984)]

Chandler B. schrieb:
> Wenn ich in S32K144.h nachschaue, ist dort ein define#define
> PCC_FlexCAN1_INDEX        37
> Dies wird in der Initialisierung verwendet
> PCC->PCCn[PCC_FlexCAN1_INDEX] |= PCC_PCCn_CGC_MASK; /* CGC=1: enable
> clock to FlexCAN1 */
> Wie passt das überein?

Ich denke, die Register sind 4 byte breit. 37 \* 4 = 148 = 94h.

[Luca E. (derlucae98)]

Chandler B. schrieb:
> // CAN
>     PORTA->PCR[12] |= PORT_PCR_MUX(5);  /* Port A12: MUX = ALT5, CAN0_RX
> */
>     PORTA->PCR[13] |= PORT_PCR_MUX(5); /* Port A13: MUX = ALT5, CAN0_TX
> */

Der Port-Mux für CAN1 ist 3, nicht 5.