Guten Tag, hat jemand eine anschauliche Erklärung, wovon die Threshold-Voltage eines abhängt? Konkret kommt meine Frage daher, dass ich auf der Suche nach Logiklevel FETs war und das Angebot ist zwar groß, aber es gibt trotzdem genug MOSFETs, die bei 3,3V oder 1,8V ungeeignet sind. Woher kommt diese große Spanne der Thresholdspannung? Selbst wenn man nur Silizium FETs betrachtet und andere Halbleiter wie GaN, SiC, SiGe außer acht lässt, ist die Spanne sehr gross, auch bei vergleichbaren Typen (Gleiche Strombelastbarkeit und Maximalspannung). Ich habe an der Uni schon IC Design gemacht. Da konnte man sogar innerhalb des Chips Transistoren mit verschiedenen Thresholdspannungen nutzen. Leider ist da im Layout nur eine Markerlage, die über den Transistor gezeichnet wird, die die Threshold-Gruppe definiert. Somit ist im Layout kein wirklicher Unterschied zu erkennen.
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Ich hab für meine Abschlussarbeit mal an einem Ionenstrahlplanter Spektralmessungen durchgeführt, das hängt wohl mit dem Grad der Verunreinigung und Dotierung zusammen. Ist lange her.
Elvan M. schrieb: > hat jemand eine anschauliche Erklärung, wovon die Threshold-Voltage > eines abhängt? Da stehts drinnen... https://de.wikipedia.org/wiki/Metall-Oxid-Halbleiter-Feldeffekttransistor#Schwellenspannung
Elvan M. schrieb: > Selbst wenn man nur Silizium FETs betrachtet und andere Halbleiter wie > GaN, SiC, SiGe außer acht lässt, ist die Spanne sehr gross, auch bei > vergleichbaren Typen (Gleiche Strombelastbarkeit und Maximalspannung). Das macht die Dicke des SiO2 am Gate. Je dünner, desto stärker das Feld. Aber dünner gibt auch mehr Expemplarstreung und Ausschuss.
Elvan M. schrieb: > hat jemand eine anschauliche Erklärung, wovon die Threshold-Voltage > eines abhängt? Von Angebot und Nachfrage?! Manchmal braucht man diesen Fet, manchmal jenen. Und die Hersteller bauen das, was gekauft wird. Beileibe nicht immer will man Mosfets, die schon ab 1V leitend werden. Technische Probleme gibt es erst bei z.B. Logiklevel-Fets, die 100V und mehr können. Zumindest bei Si-Fets ist das so.
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Als erstes schauen wir uns an, wovon die Threshold Spannung abhängt. Das kann man sich zumindest qualitativ relativ einfach anhand der von wikipedia kopierten Gleichungen anschauen:
Quelle [1] Die Abhängigkeit von der Substratspannung (Bulk) lassen wir mal außen vor, da das kein Halbleiterkriterium ist. Ind er Regel hängt das Bulk eh auf VDD (PMOS) oder VSS (NMOS) und beim FDSoI transistor gibt es kein klassisches Bulk. 1) Der Bruch
Also Oxiddicke durch Oxidpermettivität. Das zeigt die Abhängigkeit der Spannung von der Oxiddicke und der Permettivität. Somit ist die Gatekapzität bzw. der Kapazitätsbelag indirekt ein Hinweis auf die Threshold-Spannung. Je dünner das Oxid ist, bzw je höher die Permettivität ist, desto niedriger wird die Vth. Da die Oxiddicke der bestimmende Faktor für die Durchbruchsspannung des Oxids zum Kanal ist, kann man die nicht beliebig dünn machen. CMOS Transistoren im IC sind oft schon bei 1 V erheblich gestresst und bei 2 V nur noch wenige Sekunden belastbar, bis sie durchschlagen. Ein Transistor, der 10V am Gate aushält kann somit schwer mit der Thresholdspannugn eines FETs in einem Asic mithalten. Im Automotive Umfeld ist das bespielsweise auch ein Testkriterium im Halbleiter Test: High voltage Screening: Der Chip wir in einen speziellen Testmodus gebracht, sodss möglichst viele gates, unter Stress stehen im Analogteil. CMOS Logik hat eh immer 50% der Gates unter Stress. Dann wird die Spannung kurz erhöht. Danach wird bei normaler Spannung die Leckage gemessen und geprüft, ob diese zugenommen hat, was auf Gatedefekte hinweisen kann. 2) Desweiteren hängt die Threshold Spannung von der Dotierkonzentration ab: N_A Ebenfalls etwas, das man in seinem Halbleiterprozess abwägt zwischen Kanalleitfähigkeit, Vth, Durchbruchsspannung, Strombelastbarkeit etc. 3) Einer der Punkte, die die wenigsten kennen: Die Thresholdvoltage hängt vom Material des Gates selbst ab. Konkret hängt sie von der Austrittsarbeit [2] des Gatematerials bzw dem Unterschied der Austrittsarbeiten zwischen Gate und Kanal ab. Das wird durch das Oberflächenpotential Phi in der Gleichung beschrieben. Die Austrittarbeit der Materiallien beeinflusst die Flachbandspannung [3], die die Ladungsträgerinfluenz zwischen den Elektroden beeinflusst. Historisch gesehen hat hier einer der großen Durchbrüche (höhö) der Entwicklung stattgefunden. Früher nahm man als Gate bspw. Aluminium. Das funktioniert wegen der Materialeigenschaften nur mäßig und führt zu hohen Vths. Danach ist man irgendwann zu Polysilizium gegangen. Dieses Polykristalline dotierte Silizium bietet bessere Eigenschaften, sodass die Thresholdspannugn gesenkt werden konnte. Polysilizium hat jedoch einen Nachteil: Es hat einen relativ hohen Widerstand. (In der Regel werden Widerstände im Halbleiter durch dotierte Polisiliziumstreifen, die identisch wie die Gates sind gebaut). Da die fmax eines Transistors gerade im Hochfrequenzeinsatz erheblich vom Gatewiderstnad abhängt, ist es notwenig den Gatewiderstand zu senken, aber trotzdem ein geeignetes Material als Gate zu verwenden, sodas die Thresholdspannung gut ist. Tadaaaa: https://de.wikipedia.org/wiki/High-k%2BMetal-Gate-Technik Der aktuelle Stand der Technik ist, das Gate aus Polysilizium vorzufertigen und dann hohlzuätzen. Dann wird über dem Kanal ein spezelles High-K dielektrikum platziert, mit hoher Permettivität (niedrige threshold Spannung). Daraufhin wird für die Austrittsarbeit ein geegnetes Metall abgeschieden, dass die thresholdspannugn maßgeblich beeinflusst. Abgerundet wiurd das ganze durch das Auffüllen mit einem extrem gut Leitfähigen Metall, um den Gatewiderstand zu senken. somit ist heutzutage das Transistorgate allein schon ein Schichtenkuchen für sich. Diese Video zur Formierung eines Fin-Fet Transistors zeigt das ganz gut: https://www.youtube.com/watch?v=_9pXQpkrb7E Das ist eine der besten Veranschaulichungen, die man so offen im Netz findet. Zwar ohne Erklärung, aber man sieht, wie zuerst ein Dummy Gate formiert wird, dass dann anschließend ausgeätzt wird und mit entsprechenden Materialien gefüllt wird. Elvan M. schrieb: > Ich habe an der Uni schon IC Design gemacht. Da konnte man sogar > innerhalb des Chips Transistoren mit verschiedenen Thresholdspannungen > nutzen. Leider ist da im Layout nur eine Markerlage, die über den > Transistor gezeichnet wird, die die Threshold-Gruppe definiert. Somit > ist im Layout kein wirklicher Unterschied zu erkennen. In der Regel wird die dotierung nicht verändert da prozesstechnisch zu schwierig. Es wäre mehrere Läufe im Diffusionsofen etc. notwendig. Für gewöhnlich wird die thresholdgruppe der Transistoren durch das abscheiden eines anderen Gatematerials bestimmt. [1] https://en.wikipedia.org/wiki/Threshold_voltage [2] https://de.wikipedia.org/wiki/Austrittsarbeit [3] https://de.wikipedia.org/wiki/Flachbandspannung
M. N. schrieb: > Diese Video zur Formierung eines Fin-Fet Transistors zeigt das ganz gut: > https://www.youtube.com/watch?v=_9pXQpkrb7E Was für ein Aufwand! Da muss man die Prozesstechnologie aber richtig gut im Griff haben damit man Charge für Charge gleiche Ergebnisse erhält. rhf
Elvan M. schrieb: > Woher kommt diese große Spanne der Thresholdspannung Im wesentlichen (andere Prozessparameter hat man gut im Griff) von der Dotierung. Daher schwankt die UGS(th) für gleichen Drain-Strom um 1:2. Und mit (th) threshold hat an noch lange keinen leitenden MOSFET, unterhalb UGS(th) ist der einfach aus. Dann kommt erst mal der lineare Bereich bevor er bei 2 x UGS(th) dann als voll durchgeschaltet gelten kann. Ist halt nicht wie beim Bipolartransistor eine physikalisch definierte Bandlücke um 0.7V Ob diese 1:2 dann von 1V bis 2V oder 2V bis 4V oder 4V bis 8V gelten, hangt von den anderen Prozessparametern wie Oxiddicke ab. Und spannungsfeste MOSFETs wollen dickeres Oxid, daher gibt es kaum LogicLevelMOSFETs über 100V und 3.3V MOSFETs über 30V.
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