Hallo zusammen, ich arbeite an einem Sicherheitssystem für autonome Einheiten (NexusCore), das als deterministischer Veto-Layer fungiert. Stand: > * Logikmodell in Python/Linux stabil (Simulation im ms-Bereich). Forensic-Logging via HMAC-Chaining implementiert. Gebrauchsmuster beim DPMA angemeldet. Das Problem: > Die Software-Latenz auf Standard-OS ist für industrielle Echtzeitanforderungen zu hoch. Ich muss die Kern-Logik des Veto-Entscheiders auf Hardware-Ebene (FPGA) bringen, um deterministische Latenzen im \mu s-Bereich zu erreichen. Ich suche: > Jemanden mit Erfahrung in VHDL/Verilog oder C++ (Embedded), der Interesse hat, an der Schnittstelle zwischen KI-Safety und Hardware-Entwicklung mitzuwirken. Skripte und Logik-Flowcharts für einen ersten Austausch sind vorhanden. Bei Interesse eine PN [ KI / NEURONALES NETZ ] [ SENSOREN / UMGEBUNG ] | | v v +-------------------------------------------------------+ | INPUT-SYNCHRONISATIONS-LAYER | | (Abgleich von Befehl & Realitäts-Daten) | +-------------------------------------------------------+ | v +-------------------------------------------------------+ | NEXUS-LOGIK-KERN | +-----------------------+ | (Deterministische Prüfung der Kausalitäts-Kette) | <---> | FORENSIC-VAULT | | Check: Entspricht Befehl dem Sicherheits-Prot…e freue ich mich über
Tipp zum wording: In der FPGA-Welt hat es Komponenten aber keine Layer. Vielleicht schauste dir mal das AMD Kria KR260 Robotik Starterkit an, das richtet sich konkret an Softwareentwickler die keine/wenig Erfahrung mit Embedded Hardware haben. https://www.amd.com/de/products/system-on-modules/kria/k26/kr260-robotics-starter-kit.html
Hinweise zu Stellen- und Projektangebote auf Mikrocontroller.net finden sich hier: https://www.mikrocontroller.net/jobs/info Allerdings habe ich so das Gefühl, dass mal wieder ein Dummer "Partner" gesucht wird, der umsonst und für zukünftigen Ruhm und Ehre arbeiten soll. Das haben wir auf µC.net alle paar Monate.
Hallo zusammen, erst mal herzlichen Dank für das schnelle Feedback! @Bradward B.: Danke für den Hinweis zum Wording! Das ergibt absolut Sinn – ich gewöhne mir die "Komponenten" direkt an. Den Tipp mit dem AMD Kria KR260 schaue ich mir sofort an. Genau solche Hardware-Targets sind das Ziel, um die Latenz der Veto-Entscheidung deterministisch zu machen. @Hannes J.: Ich kann die Skepsis absolut verstehen, da in Foren oft "Ideen ohne Substanz" aufschlagen. Um das klarzustellen: Es geht hier nicht um "Ruhm und Ehre", sondern um eine ernsthafte Co-Founder-Suche für ein Deep-Tech-Startup. Das logische Grundgerüst steht bereits als validierter Python-Prototyp, ein Gebrauchsmuster ist beim DPMA hinterlegt und die Architektur wurde auf logische Konsistenz geprüft. Ich suche jemanden, der die technische Seite (FPGA/VHDL) als gleichwertiger Partner mitgestaltet, nicht als "Zuarbeiter". Wer Lust hat, sich die Logik-Flowcharts und den aktuellen Stand mal per PN/Call anzusehen, ist herzlich eingeladen. Beste Grüße, Alf
Das hat aber jetzt nichts mit diesen Thema von vor paar Wochen zu tun wo es um den Einsatz in der Pflege ging? KI, FPGA, Safety-Layer, Patent, ... Ich find das Thema leider nicht mehr. War aber auch ein neu Angemeldeter
Wenn das Ding eingereicht ist, gibt es ein Prioritätsdatum und hier kann etwas Butter bei die Fische. Ich würde konzeptionell allerding basierend auf dem vorgestellten Inhalt stets DE19620137 entgegenhalten, da die Unterscheidung zwischen Interprozesskommunikation und -prozessorkommunikation quasi irrelevant ist und die Anwendung auf "KI" somit weder neu noch erfinderisch ist. Also braucht es hier tatsächlich mal ein bisschen realen Inhalt und nicht nur Marketing-Slop, um wenigstens was zu lernen. Kopieren kann das ja keiner, wenn das "Gebrauchsmuster" tatsächlich ein bisschen winddicht ist. Ein (oder dieses) Forum dient dem gemeinsamen Wissensgewinn (im Idealfall), nicht primär der Rekrutierung.
Hallo zusammen, danke für die weiteren Rückmeldungen! @Nick: Nur zur Klarstellung: Ich bin erst seit heute hier angemeldet und habe mit dem von dir erwähnten Pflege-Thema nichts zu tun. Das muss eine Verwechslung sein. @Lukas T.: Danke für den Hinweis auf DE19620137. Das Patent ist bekannt, bezieht sich aber primär auf die Überwachung der Interprozesskommunikation auf Protokollebene. Mein Ansatz setzt eine Ebene tiefer und gleichzeitig spezifischer an: Es geht um die Echtzeit-Validierung von KI-Output-Vektoren gegen vordefinierte Sicherheits-Kausalketten direkt in der Hardware-Logik. Der Clou ist die Kopplung mit dem von mir erwähnten HMAC-Chaining (Forensic Vault). Wir überwachen nicht nur, dass geredet wird, sondern validieren den Inhalt der Entscheidung in einem deterministischen Zeitfenster (< 10 µs), bevor der Aktor-Treiber überhaupt freigegeben wird. Um ein bisschen "Butter bei die Fische" zu geben (ohne das ganze Gebrauchsmuster hier als PDF zu posten): Die technische Herausforderung, für die ich den Partner suche, ist die hocheffiziente Implementierung der HMAC-Gatterlogik, die mit dem Takt des Veto-Entscheiders synchron laufen muss, um die Integrität des Audit-Logs ohne Jitter zu garantieren. Ich bin absolut bei dir: Das Forum dient dem Wissensgewinn. Wer also Lust hat, über die Implementierung von kryptografisch verketteten Logs in VHDL oder über Timing-Constraints bei KI-Sicherheits-Vetos zu fachsimpeln – genau dafür bin ich hier! Beste Grüße, Alf
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