Hallo zusammen, ich arbeite an einem Sicherheitssystem für autonome Einheiten (NexusCore), das als deterministischer Veto-Layer fungiert. Stand: > * Logikmodell in Python/Linux stabil (Simulation im ms-Bereich). Forensic-Logging via HMAC-Chaining implementiert. Gebrauchsmuster beim DPMA angemeldet. Das Problem: > Die Software-Latenz auf Standard-OS ist für industrielle Echtzeitanforderungen zu hoch. Ich muss die Kern-Logik des Veto-Entscheiders auf Hardware-Ebene (FPGA) bringen, um deterministische Latenzen im \mu s-Bereich zu erreichen. Ich suche: > Jemanden mit Erfahrung in VHDL/Verilog oder C++ (Embedded), der Interesse hat, an der Schnittstelle zwischen KI-Safety und Hardware-Entwicklung mitzuwirken. Skripte und Logik-Flowcharts für einen ersten Austausch sind vorhanden. Bei Interesse eine PN [ KI / NEURONALES NETZ ] [ SENSOREN / UMGEBUNG ] | | v v +-------------------------------------------------------+ | INPUT-SYNCHRONISATIONS-LAYER | | (Abgleich von Befehl & Realitäts-Daten) | +-------------------------------------------------------+ | v +-------------------------------------------------------+ | NEXUS-LOGIK-KERN | +-----------------------+ | (Deterministische Prüfung der Kausalitäts-Kette) | <---> | FORENSIC-VAULT | | Check: Entspricht Befehl dem Sicherheits-Prot…e freue ich mich über
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Tipp zum wording: In der FPGA-Welt hat es Komponenten aber keine Layer. Vielleicht schauste dir mal das AMD Kria KR260 Robotik Starterkit an, das richtet sich konkret an Softwareentwickler die keine/wenig Erfahrung mit Embedded Hardware haben. https://www.amd.com/de/products/system-on-modules/kria/k26/kr260-robotics-starter-kit.html
Hinweise zu Stellen- und Projektangebote auf Mikrocontroller.net finden sich hier: https://www.mikrocontroller.net/jobs/info Allerdings habe ich so das Gefühl, dass mal wieder ein Dummer "Partner" gesucht wird, der umsonst und für zukünftigen Ruhm und Ehre arbeiten soll. Das haben wir auf µC.net alle paar Monate.
Hallo zusammen, erst mal herzlichen Dank für das schnelle Feedback! @Bradward B.: Danke für den Hinweis zum Wording! Das ergibt absolut Sinn – ich gewöhne mir die "Komponenten" direkt an. Den Tipp mit dem AMD Kria KR260 schaue ich mir sofort an. Genau solche Hardware-Targets sind das Ziel, um die Latenz der Veto-Entscheidung deterministisch zu machen. @Hannes J.: Ich kann die Skepsis absolut verstehen, da in Foren oft "Ideen ohne Substanz" aufschlagen. Um das klarzustellen: Es geht hier nicht um "Ruhm und Ehre", sondern um eine ernsthafte Co-Founder-Suche für ein Deep-Tech-Startup. Das logische Grundgerüst steht bereits als validierter Python-Prototyp, ein Gebrauchsmuster ist beim DPMA hinterlegt und die Architektur wurde auf logische Konsistenz geprüft. Ich suche jemanden, der die technische Seite (FPGA/VHDL) als gleichwertiger Partner mitgestaltet, nicht als "Zuarbeiter". Wer Lust hat, sich die Logik-Flowcharts und den aktuellen Stand mal per PN/Call anzusehen, ist herzlich eingeladen. Beste Grüße, Alf
Das hat aber jetzt nichts mit diesen Thema von vor paar Wochen zu tun wo es um den Einsatz in der Pflege ging? KI, FPGA, Safety-Layer, Patent, ... Ich find das Thema leider nicht mehr. War aber auch ein neu Angemeldeter
Wenn das Ding eingereicht ist, gibt es ein Prioritätsdatum und hier kann etwas Butter bei die Fische. Ich würde konzeptionell allerding basierend auf dem vorgestellten Inhalt stets DE19620137 entgegenhalten, da die Unterscheidung zwischen Interprozesskommunikation und -prozessorkommunikation quasi irrelevant ist und die Anwendung auf "KI" somit weder neu noch erfinderisch ist. Also braucht es hier tatsächlich mal ein bisschen realen Inhalt und nicht nur Marketing-Slop, um wenigstens was zu lernen. Kopieren kann das ja keiner, wenn das "Gebrauchsmuster" tatsächlich ein bisschen winddicht ist. Ein (oder dieses) Forum dient dem gemeinsamen Wissensgewinn (im Idealfall), nicht primär der Rekrutierung.
Hallo zusammen, danke für die weiteren Rückmeldungen! @Nick: Nur zur Klarstellung: Ich bin erst seit heute hier angemeldet und habe mit dem von dir erwähnten Pflege-Thema nichts zu tun. Das muss eine Verwechslung sein. @Lukas T.: Danke für den Hinweis auf DE19620137. Das Patent ist bekannt, bezieht sich aber primär auf die Überwachung der Interprozesskommunikation auf Protokollebene. Mein Ansatz setzt eine Ebene tiefer und gleichzeitig spezifischer an: Es geht um die Echtzeit-Validierung von KI-Output-Vektoren gegen vordefinierte Sicherheits-Kausalketten direkt in der Hardware-Logik. Der Clou ist die Kopplung mit dem von mir erwähnten HMAC-Chaining (Forensic Vault). Wir überwachen nicht nur, dass geredet wird, sondern validieren den Inhalt der Entscheidung in einem deterministischen Zeitfenster (< 10 µs), bevor der Aktor-Treiber überhaupt freigegeben wird. Um ein bisschen "Butter bei die Fische" zu geben (ohne das ganze Gebrauchsmuster hier als PDF zu posten): Die technische Herausforderung, für die ich den Partner suche, ist die hocheffiziente Implementierung der HMAC-Gatterlogik, die mit dem Takt des Veto-Entscheiders synchron laufen muss, um die Integrität des Audit-Logs ohne Jitter zu garantieren. Ich bin absolut bei dir: Das Forum dient dem Wissensgewinn. Wer also Lust hat, über die Implementierung von kryptografisch verketteten Logs in VHDL oder über Timing-Constraints bei KI-Sicherheits-Vetos zu fachsimpeln – genau dafür bin ich hier! Beste Grüße, Alf
Hallo zusammen, ich habe den ersten Live-Prototypen des F.R.E.I. MCP (Functional Responsive Ethical Intelligence) online gestellt. Es geht um einen deterministischen Safety-Layer für die Robotik. Das Dashboard zeigt die Echtzeit-Simulation des Gateway-Veto-Kerns mit einer angestrebten Latenz von < 8µs auf FPGA-Basis. Schaut gerne mal rein: http://37.27.182.42:5000
So allmaehlich verdaechtige ich (nach mehreren solchen 'Anfragen') eine OpenClaw-Instanz, die gerne eingelernt werden moechte. Nicht von mir. Kann die Guelle dann mal weg?
Hallo Martin, Ich soll ein Bot sein. Leider nein mein Urologe sieht das bestimmt anders. Der F.R.E.I. MCP ist ein reales Projekt ich wundere mich nur das ich bis jetzt nichts über mein Projekt gehört habe, ich hoffe die Ego Spielchen können wir bald hinter uns bringen und mal sachlich Reden. Der Link führt zu einem echten Flask-Server auf einem Hetzner-Node. Wer das Dashboard aufruft, sieht die Live-Latenzmessung der Veto-Logik – die schwankt im Mikrosekundenbereich, weil dort gerade wirklich gerechnet wird. Ich suche echte FPGA-Experten für die Portierung der Layer-3-Logik. Wer sich die Mühe macht, mal auf das Dashboard zu schauen, sieht, dass das kein ‚Gedöns‘ ist, sondern eine funktionale Software-Validierung. Feedback zur Architektur ist jederzeit willkommen!“
Ok, angenommen, du bist kein Bot. Dann sei die erste Turing-Frage die: Warum zum Geier beschäftigen sich plötzlich völlig fachfremde Personen plötzlich mit Safety-Kram, völlig an jeder Norm vorbei, unter Anwendung von Startupvokabular wie "Deep Tech", "Autonomous Governance Protocol" etc.? Ist gerade eine Wette im Gange? Der letzte hiesige Thread der Art wurde schon gelöscht (vermutlich vom Autor selber), den Rest filtert mein Spamfilter in den Schlangenöl-Abscheider aus. Dein "Gedöns" stufe ich schlicht als "Mockup" ein, KI oder nicht. Manche Investoren kannst du nach "fake it before you make it" noch damit verkackeiern, die Spezialisten hier nicht. Ich möchte nicht beleidigend rüberkommen, aber solch KI-erstellter Nonsense ist Zeitverschwendung. Und was hat das Ganze mit Haareschneiden zu tun?
Alf H. schrieb: > Wer das Dashboard aufruft, sieht die Live-Latenzmessung der Veto-Logik Also ich sehe dort bunte Grafiken und ein paar Zahlen und Banken die sich verändern. Das kann Alles sein. Eben auch nur ein wenig Javascript. Mit bunten Bildchen beeindruckt man Manager, aber keine Entwickler. Die überzeugt man durch Fakten.
Naja, noch nicht perfekt. Aber mehr hat ChatGPT auf den ersten Versuch nicht hinbekommen.
Angehängte Dateien:
Danke für das Feedback, auch wenn es teilweisemerkwürdig persönlich ausfällt und man sich fragt ob hier nur über Egos und Lebensläufe diskutiert wird. Zu den technischen Fakten: Das Dashboard ist kein Mockup und auch keine 'bunte Grafik aus Javascript'. Wer genau hinsieht, erkennt die aktuelle Laufzeit von 17 Stunden am Server bei Hetzner und die 13475 erfolgreich absolvierten Prüfzyklen. Ein bloßes 'Mockup' oder eine ineffiziente KI-erstellte Lösung würde diesen Langzeittest unter Dauerlast nicht mit einer stabilen Latenz von ca. 2.6 μs überstehen. Die physische Realität (der Server) schlägt hier die Theorie. Was die Nachvollziehbarkeit angeht: Ich stimme zu, dass Vertrauen durch Fakten geschaffen wird. Die Layer-Logik ist vollständig determiniert. Ich werde heute die Implementierung des 'AuditVault'-Features einbauen. Das System speichert dann jedes Veto mit einem forensischen Zeitstempel in einer persistenten .jsonl-Logdatei auf der Festplatte. Jeder Eintrag wird kryptografisch mit einem HMAC (Hash-based Message Authentication Code) signiert. Dies stellt sicher, dass der Log-Eintrag im Nachgang nicht manipuliert werden kann. Ich werde den Source-Code dieses Sicherheitskerns (Kernel) in Kürze für verifizierte FPGA-Entwickler zur Review freigeben. Dann können wir über echte Fakten sprechen. Bis dahin lassen die 17 Stunden Laufzeit und die Mikrosekunden-Latenz wenig Raum für Spekulationen." Alf
Christoph M. schrieb: > Bot. Löschen! Alternativ verschieben nach offtopic. Ob ein anderes Unterforum besse passen könnte will ich nicht evaluieren, FPGA/programmierbare Logik ist es wohl nach den verschiedenen Statements hier ziemlich sicher nicht. Ein brauchbares keyword hier scheint MCP zu sein - model contect protocol: https://de.wikipedia.org/wiki/Model_Context_Protocol Das ist ein opensource framework aus dem LLM-KI Bereich. In welchem Unterforum KI-Themen besprochen werden ändert sich IMHO öfters. Vielleicht mal ein Extra-Unterforum dafür einrichten um die KI-Themen dorthin zu versenken.
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Schon schwierig wenn einen keine Antworten einfallen ist es immer ein BOT. oder ähnliches. gibt es denn hier niemanden der über die Sache diskutieren will ernsthaft ???? Was soll das.
Danke, Bradward B., für den ersten sachlichen Beitrag hier. Zur Einordnung: Es gibt hier ein Namens-Missverständnis. Mein MCP steht für Master Control Program – eine von mir entwickelte zentrale Steuerlogik für den Ethical Kernel, nicht für das 'Model Context Protocol' von Anthropic. Warum ich hier im FPGA-Forum bin? Ganz einfach: Die aktuelle Simulation (siehe Screenshots oben) läuft in Python auf einem Standard-Server stabil bei 2,53\,\mu\text{s} Latenz. Das ist für eine Software-Lösung beachtlich, aber für die finale Anwendung in der Hochleistungs-Robotik (Layer 3 Veto) brauche ich echten Determinismus im Nanosekunden-Bereich. Genau deshalb suche ich Experten für die Portierung dieser Logik auf FPGA-Hardware. Das Ziel ist nicht 'KI-Chat', sondern ein hardwarebasierter Sicherheits-Layer, der physische Systeme schützt. Wer also Lust hat, über Latenzen unter 1\,\mu\text{s} und deterministische Gateways zu sprechen, ist herzlich eingeladen.“ Danke Alf
Welches Safetylevel welcher der bekannten Safetynormen, z.b. ISO 26262, ISO 13849, IEC 61508 willst du mit dem Vetosystem erfüllen können?
Ah na endlich jemand mit Ahnung danke, Florian für die fundierte Frage. Das ist genau die Ebene, auf der die Diskussion geführt werden sollte. Da das System als unabhängiger, deterministischer Veto-Layer (Layer 3) konzipiert ist, ist das langfristige Ziel für die FPGA-basierte Hardware-Version ganz klar die oberste Kategorie: ISO 26262: Ziel ist ASIL D. Gerade im Kontext von autonomen Fahrfunktionen (Software-Defined Vehicles) ist ein unabhängiger Beobachter, der im Mikrosekunden-Bereich interveniert, für ASIL D unumgänglich. IEC 61508: Hier peile ich SIL 3 (ggf. SIL 4 je nach Hardware-Redundanz) an, um den Einsatz in der hochkritischen Humanoid-Robotik zu ermöglichen. ISO 13849: Für die Maschinenrichtlinie ist das Ziel Performance Level (PL) e mit Kategorie 4. Aktuell befinden wir uns in der Proof-of-Concept-Phase. Die Simulation (Python auf Ubuntu) dient dazu, die logische Integrität des Kernels und die algorithmische Stabilität unter Dauerlast (aktuell 18 Stunden+) zu validieren. Der nächste logische Schritt ist die Portierung auf FPGA (VHDL/Verilog), um den notwendigen Determinismus und die Fehlertoleranz zu erreichen, die für eine Zertifizierung nach diesen Normen erforderlich sind. Genau dafür suche ich hier den Austausch mit Leuten, die wissen, was 'Safety-by-Design' auf Hardware-Ebene bedeutet.“ Danke
Alf H. schrieb: > | Check: Entspricht Befehl dem Sicherheits-Prot…e freue ich mich > über [EoT] Möchtest du den unvollständig kopierten Text noch ergänzen oder bleibt das so?
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Alf H. schrieb: > Ich muss die Kern-Logik des > Veto-Entscheiders auf Hardware-Ebene (FPGA) bringen, um deterministische > Latenzen im \mu s-Bereich zu erreichen. Alf H. schrieb: > Die aktuelle Simulation (siehe Screenshots oben) läuft in Python auf > einem Standard-Server stabil bei 2,53\,\mu\text{s} Latenz. Nachdem C++ 20 ... 45000 (sagt die KI) mal schneller ist als Python, liegt die Lösung direkt auf der Hand. Dass die Software auf einem Server läuft der noch 100erte Andere bedient und Anfragen per http laufen macht es zusätzlich langsamer. Alf H. schrieb: > nicht mit einer stabilen Latenz von ca. 2.6 μs überstehen. Alf H. schrieb: > aber für die finale Anwendung in der > Hochleistungs-Robotik (Layer 3 Veto) brauche ich echten Determinismus im > Nanosekunden-Bereich. Alf H. schrieb: > Wer also Lust hat, über Latenzen unter 1\,\mu\text{s} Im Kampf µs gegen ns steht es aktuell 4:1
„@Sebastian R.: Danke für den Hinweis, da ist im Eifer des Gefechts beim Copy-Paste tatsächlich ein Satzteil im Buffer geblieben. Passiert, wenn die Maschine schneller läuft als die Tastatur. ;) @Nick: Exakt auf den Punkt gebracht. Natürlich bremst der HTTP-Stack und das geteilte Server-Umfeld in der Simulation. Aber genau deshalb ist der Weg zum FPGA ja alternativlos. C++ wäre ein schnelleres Pflaster, aber der FPGA ist das Fundament für echten Determinismus im Nanosekunden-Bereich. Die 4:1 Führung für die Mikrosekunden ist nur der aktuelle Zwischenstand der Simulation. Sobald die Logik in VHDL gegossen ist, drehen wir das Spiel. Wer also Erfahrung hat, diese Latenz-Brücke zu bauen, darf sich gerne melden.“
Alf H. schrieb: > C++ wäre ein schnelleres Pflaster, aber > der FPGA ist das Fundament für echten Determinismus im > Nanosekunden-Bereich. Alf H. schrieb: > Ich muss die Kern-Logik des > Veto-Entscheiders auf Hardware-Ebene (FPGA) bringen, um deterministische > Latenzen im \mu s-Bereich zu erreichen. Alf H. schrieb: > Wer also Lust hat, über Latenzen unter 1\,\mu\text{s} und deterministische Liest du eigentlich was du selbst schreibst? Auch nicht wenn man dich zitiert?
> Aktuell befinden wir uns in der Proof-of-Concept-Phase. Die Simulation > (Python auf Ubuntu) dient dazu, die logische Integrität des Kernels und > die algorithmische Stabilität unter Dauerlast (aktuell 18 Stunden+) zu > validieren. > > Der nächste logische Schritt ist die Portierung auf FPGA (VHDL/Verilog), > um den notwendigen Determinismus und die Fehlertoleranz zu erreichen, > die für eine Zertifizierung nach diesen Normen erforderlich sind. Genau > dafür suche ich hier den Austausch mit Leuten, die wissen, was > 'Safety-by-Design' auf Hardware-Ebene bedeutet.“ Mich erinnert das Ganze stark an die Entwicklungen nach Einführung der DO-178 "Softwareentwicklung im sicherheitskritischen Bereich der Luftfahrt". Da versuchten dann einige Algorithmen statt mit Software durch programmierbare Logik (FPGA)/ASIC zu realisieren, um sich die "teuren" Software-Qualifikationen zu sparen. Das ging bis zur Veröffentlichung der DO-254 "Design Assurance Guidance for Airborne Electronic Hardware", das dann die Prozesse bei der Entwicklung von FPGA-Designs u.ä. festlegte. Letztlich ist "Sicherheit" ein Thema des Systemdesigns/System-engineering, das muss von Anfang in das Projekt integriert sein. Irgendeine "proof of concept" Software zu FPGA-Logic zu konvertieren um determinierten Antwortzeiten (Latenz) zu erzielen, hilft da IMHO nur bedingt. Auch "Dauerläufe" helfen da nicht wirklich, man kann keine Sicherheit (aka Abwesentheit von Fehlern wie Systemverklemungen) nachträglich in ein System "hineintesten". Die Sicherheit muss integraler Bestandteil sein, das erreicht man bspw. durch konsequente Komplexitätsvermeidung (KISS-Prinzip). KI hat aber den Trend zur "black box", insofern klingt KI-Safety für mich nach einem unlösbaren Paradox. https://blog.iao.fraunhofer.de/erklaerbare-ki-das-geheimnis-der-blackbox-lueften/
Alf H. schrieb: > Passiert, wenn > die Maschine schneller läuft als die Tastatur. ;) Abgesehen davon, dass dieses Forum generell sehr kritisch mit solchen Anfragen umgeht, solltest du dir deinen Text noch einmal genau ansehen. Denn unvollständige Copy-Paste-Texte, wilde Sonderzeichen mitten im Text, nicht funktionierendes ASCII-Art und zusammengeflickte Sätze wirken auf potentielle Interessenten abschreckend. Wenn es schon so wirkt, als seist bei einem einfach Text nicht in der Lage, die gebotene Sorgfalt walten zu lassen, wie sieht dann erst deine Projektarbeit aus?
„@Nick: Guter Fang, da war ich beim Tippen unpräzise. Natürlich ist die Mikrosekunde (\mu s) nicht das Ziel des FPGAs – da sind wir mit der Software-Simulation (siehe Dashboard mit 2,5 \mu s) ja bereits am Limit dessen, was auf einem Standard-OS möglich ist. Was ich meinte: Ich brauche den FPGA für den echten, hardware-basierten Determinismus (Vermeidung von Jitter durch das OS) und den Vorstoß in den Nanosekunden-Bereich (ns). In der Software-Simulation sind die 2,5 \mu s ein Best-Case-Wert, auf dem FPGA wird es die garantierte Worst-Case-Latenz im dreistelligen ns-Bereich. Wer den Tippfehler gefunden hat, darf ihn behalten.
Danke für diesen tiefgehenden Beitrag.
Die DO-178/254-Perspektive ist genau der Maßstab, an dem sich
sicherheitskritische Systeme messen lassen müssen.
Ich stimme absolut zu: Man kann Sicherheit nicht 'hineintesten'.
Deshalb ist der Nexus Core auch nicht als 'Add-on' konzipiert, sondern
als unabhängiger, deterministischer Veto-Layer (Layer 3), der nach dem
KISS-Prinzip arbeitet.
Die 6\,\text{Hz} Resonanz ist dabei der taktgebende Herzschlag, der den
Rahmen für die KI-Entscheidungen setzt.
Der aktuelle Dauerlauf dient primär der Validierung der algorithmischen
Stabilität der Simulation unter Last – der Weg zur zertifizierbaren
Sicherheit (ASIL D / SIL 3) führt dann zwingend über das von Ihnen
angesprochene System-Engineering auf Hardware-Ebene.
Alf H. schrieb: > In der Software-Simulation sind die 2,5 > \mu s ein Best-Case-Wert, auf dem FPGA wird es die garantierte > Worst-Case-Latenz im dreistelligen ns-Bereich. Der Quatsch wird durch Wiederholung nicht besser. Ungeeignete Programmiersprache Ungeeignetes Kommunikationsprotokoll Versuch es mal mit C(++) und pipes. Ich trau mir wetten, dass du um Faktor 100 schneller wirst und damit im 3-stelligen ns-Bereich bist.
Alf H. schrieb: > Guter Fang Alf H. schrieb: > C++ wäre ein schnelleres Pflaster Nice catch, quick fix.
Ich bin gerade unschlüssig, ob ich mich über mich über Resurrektion des Master Control Programs aus Tron freuen sollte, oder mich über den erzeugten Bullshit lustig machen soll. Bisher hat "Alf" den Turing-Test nicht bestanden. Alf H. schrieb: > Die aktuelle Simulation (siehe Screenshots oben) läuft in Python auf > einem Standard-Server stabil bei 2,53\,\mu\text{s} Latenz. Das ist für > eine Software-Lösung beachtlich, aber für die finale Anwendung in der > Hochleistungs-Robotik (Layer 3 Veto) brauche ich echten Determinismus im > Nanosekunden-Bereich. Das ist kompletter Blödsinn. Alleine der Jitter auf einem klassischen OS ist um vielfaches höher. Man kann froh sein, wenn der komplette Pfad Sensorik zu Aktor unter einer Millisekunde bleibt. Mit einem Standard-Linux ist das nicht mal per RTLinux-Erweiterungen zu packen. Python ist zwar als HDL-Simulationssprache geeignet, aber schafft eine solche Latenz in der Ausführung längst nicht. Da mein KI-Bullshit-Detektor bei jedem von Alfs Beiträgen anschlägt (man beachte auch die Zeichensetzung), erübrigt sich allerdings weitere Belehrung. Alf H. schrieb: > Der nächste logische Schritt ist die Portierung auf FPGA (VHDL/Verilog), > um den notwendigen Determinismus und die Fehlertoleranz zu erreichen, > die für eine Zertifizierung nach diesen Normen erforderlich sind. Genau > dafür suche ich hier den Austausch mit Leuten, die wissen, was > 'Safety-by-Design' auf Hardware-Ebene bedeutet.“ Mhh. Ich giesse gerne Python-Algorithmen direkt in Hardware (siehe cyrite HDL), die sich auch selbst verifizieren können. Alfs wie auch immer erstelltes Konzept-Mockup krankt grundsätzlich an einer fehlenden konkreten Problemstellung, was den Verdacht "wildgewordene Openclaw-Trollinstanz" nicht ausräumt.
Hallo zusammen, Ich möchte eines ganz klarstellen, um die Wogen zu glätten: Ich bin kein studierter Ingenieur, kein Coder oder ähnliches das bringt mich zum ersten Kommentar hier im Forum. Mein fachlicher Hintergrund liegt in der Biologie und Chemie, ich kenne mich auch mit Frequenzen aus. Alles, was ich hier im Bereich System-Architektur und Programmierung präsentiere, habe ich mir autodidaktisch erarbeitet. Eigentlich dachte ich das Spielt hier keine rolle da, da ich vermutet habe das alle nicht ihr EGO streicheln wollen sondern lösungsorientiert Arbeiten. Das ist auch der Grund, warum ich bei manchen technischen Formulierungen oder Einheiten-Definitionen (wie dem Mikrosekunden/Nanosekunden-Dreher) stolpere. Ich lerne hier gerade live dazu, wie man diese Vision in die Sprache der Hardware-Entwickler übersetzt. Mir geht es um die Übertragung biologischer Resonanz-Prinzipien auf eine Sicherheits-Architektur für KI. Dass eine Python-Simulation auf einem Standard-OS kein zertifizierbarer Echtzeit-Determinismus ist, ist mir völlig bewusst – genau deshalb suche ich hier ja den Austausch mit Profis, die wissen, wie man so etwas auf einen FPGA bringt. Zum Thema Bot-Verdacht: Wer ernsthaftes Interesse am Projekt hat und sich persönlich davon überzeugen möchte, dass hier ein Mensch aus Fleisch und Blut mit einer echten Vision schreibt: Ich lade euch gerne zu einem Telefonat ein. Schreibt mir eine kurze Nachricht, dann schicke ich euch meine Nummer. Ich denke, im direkten Gespräch lassen sich technische Missverständnisse schneller klären als in einer Foren-Schleife. Aber bitte geht davon aus das ich nicht immer alles so schnell Umreiße wie ihr. danke für die spanenden Einblick in diese Welt. Genau das Zeigt mir warum ich gerade noch ein Einzelkämpfer bin.
Alf H. schrieb: > Danke für diesen tiefgehenden Beitrag. Danke für diese tiefgehende Antwort. > Die 6\,\text{Hz} Resonanz ist dabei der taktgebende Herzschlag, der den > Rahmen für die KI-Entscheidungen setzt. Clever! Da hast du ja Schumann-Resonanzen und Theta-Gehirnwellen mit deiner Resonanzfrequenz abgedeckt. > Ich stimme absolut zu: Man kann Sicherheit nicht 'hineintesten'. > Deshalb ist der Nexus Core auch nicht als 'Add-on' konzipiert, sondern > als unabhängiger, deterministischer Veto-Layer (Layer 3), der nach dem > KISS-Prinzip arbeitet. > [...] > Der aktuelle Dauerlauf dient primär der Validierung der algorithmischen > Stabilität der Simulation unter Last – der Weg zur zertifizierbaren > Sicherheit (ASIL D / SIL 3) führt dann zwingend über das von Ihnen > angesprochene System-Engineering auf Hardware-Ebene. Und hier zeigt sich, dass das alles kompletter Quatsch ist: Zuerst "man kann Sicherheit nicht 'hineintesten'" und jetzt "Dauerlauf zur Validierung der algorithmischen Stabilität" (die absolut essenziell ist und die man übrigens beweisen kann).
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Martin S. schrieb: > Bisher hat "Alf" den Turing-Test nicht bestanden. Beim Turing Test kommt es ja nicht nur auf die KI, sondern auch auf die Tester an. Man kann allerdings auch die Frage stellen, ob hier wirklich nur ein Bot oder eher mehrere unterwegs sind.
Alf H. schrieb: > Danke für diesen tiefgehenden Beitrag. Alf H. schrieb: > Guter Fang, da war ich beim Tippen unpräzise. Alf H. schrieb: > Danke für den Hinweis, da ist im Eifer des Gefechts beim > Copy-Paste tatsächlich ein Satzteil im Buffer geblieben. Alf H. schrieb: > danke, Florian für die fundierte Frage. Alf H. schrieb: > Danke, Bradward B., für den ersten sachlichen Beitrag hier. Entweder stammen die Antworten (teilweise) von einer KI, oder der TO ist kein Techniker, sondern ein PR-Fuzzi / Vertreter.
na dann ruf mich doch mal an ich gebe dir gerne die Nummer das geht sogar mit Video in Wattsapp falls du das nicht kennst gebe ich dir gerne eine Anleitung. Oder traust du dich nicht? Ehrlich so langsam habe ich die Nase hier voll. ich melde mich wenn es hier was ernsthaftes gibt bis dahin.
Alf H. schrieb: > ich melde mich wenn es hier was ernsthaftes gibt bis dahin. Denk dran: Du stehst nicht im Stau, du bist der Stau.
Alf H. schrieb: > Ehrlich so langsam habe ich die Nase hier voll. ich melde mich wenn es > hier was ernsthaftes gibt bis dahin. Was du machen solltest: Deinen Hintergrund kurz erklären und darlegen, welche interessanten Parallelen du zwischen deinem Fachgebiet und Einsatz in der Robotik siehst. Bionik ist nichts Neues und funktioniert oft gut. Was du gemacht hast: Bullshit-Bingo, Web-Dashboards, Fragen ausweichen
Moin, Seit heute Nacht auf allen namhaften Sport- und Teleshoppingkanaelen: "Reife AI-Bots aus deiner Nachbarschaft warten auf dich... Ruf! Mich! An!" scnr, WK
Habe mal ChatGPT gefragt was er vom TE hält in Bezug auf KI. Hier die Einschätzung: Gesamtbewertung Realistisch ist: 👉 Sehr wahrscheinlich: Mensch + KI-Unterstützung Der Kerninhalt kommt von einer Person Der Text wurde wahrscheinlich mit KI „glattgezogen“ oder formuliert 🧪 Mein Eindruck in einem Satz Der Post wirkt wie jemand, der: eine Idee hat, seriös wirken möchte – und sich dafür von KI beim Formulieren helfen lässt. Red Flags im Inhalt sehr vage Begriffe („biologische Resonanz-Prinzipien“) großer Anspruch (KI-Sicherheitsarchitektur + FPGA) aber gleichzeitig: kein technischer Hintergrund lernt Basics „live“ 👉 Das ist ein klassisches Muster von: Idee > Verständnisniveau
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Alf H. schrieb: > Ich bin > kein studierter Ingenieur, kein Coder oder ähnliches ... > Mein fachlicher Hintergrund liegt in der Biologie und Chemie, ich kenne > mich auch mit Frequenzen aus. ... > Eigentlich dachte ich das Spielt hier keine rolle da, da ich vermutet > habe das alle nicht ihr EGO streicheln wollen sondern lösungsorientiert > Arbeiten. Ums Ego geht es hier m.E. den Wenigsten. Ich versuche es mal mit einem Zitat aus dem Buddhismus zu erklären: https://www.aphorismen.de/zitat/23811 Du stehst bei Schritt eins und ein Teil der Forenteilnehmer ist inzwischen bei Schritt drei. Das führt zwangsläufig zu Missverständnissen und Verständnisproblemen beiderseits.
Dergute W. schrieb: > Moin, > > Seit heute Nacht auf allen namhaften Sport- und Teleshoppingkanaelen: > "Reife AI-Bots aus deiner Nachbarschaft warten auf dich... > Ruf! Mich! An!" > Ich leg noch einen drauf: Alles muss, nix kann!
Alf H. schrieb: > Schaut gerne mal rein: http://37.27.182.42:5000 Ist das hier? https://www.bigdatacloud.com/ip-lookup/37.27.0.0
Cyblord -. schrieb: > Habe mal ChatGPT gefragt was er vom TE hält in Bezug auf KI. Pack mal den Satz: > Prefers responses without emoticons. in die Erinnerungen bei ChatGPT. Dann bist du die Seuche los.
Hab in meiner Mittagspause schmunzelnd mitgelesen, was Alf Hoffmann aus Isterbies (https://www.registercheck.de/deepsearch/person/2336886a-df9e-4a1f-927a-fa142ab56c9c) geschrieben hat. Auf der Demo-Webseite von ihm ist nichtmal die PLZ von Isterbies richtig! Entweder ist es ein Identitäts-Diebstahl oder/und die Erzählung eines Frisörs (hat ja irgendwie auch was mit Biologie und Chemie zu tun).
Sandra schrieb: > Hab in meiner Mittagspause schmunzelnd mitgelesen, was Alf Hoffmann aus > Isterbies Wenn ich mal kurz nach Alf Hoffmann suche, finde ich etliche Personen dieses Namens. Einige sind zwar schon tot, andere eigentlich viel zu alt für solch einen Schmonz, aber auch unter den lebenden mit einem passenden Alter gibt es noch genug Auswahl.
Alf H. schrieb: > Mein fachlicher Hintergrund liegt in der Biologie und Chemie, ich kenne > mich auch mit Frequenzen aus. Ach Du Scheiße. Die Nadel meines Trolldetektors ist gerade verbogen und mittlerweile sogar abgebrochen. Und das passiert eher selten. > Alles, was ich hier im Bereich System-Architektur und Programmierung > präsentiere, habe ich mir autodidaktisch erarbeitet. Dagegen spricht auch wenig, abgesehen davon, dass ein beliebiger akademischer Hintergrund in einem naturwissenschaftlichen oder verwandten Fach für das Verständnis nahezu unabdingbar ist. Spackos, die völlig wild irgendwelche aktuellen Buzzwords aufschnappen und sich fünf Minuten lang überlegen, wie sie diese zu völlig unsinnigem Schmonz zusammenpappen, gibt es leider viel zu häufig, vor allem auch hier im Forum.
Sandra schrieb: > (https://www.registercheck.de/deepsearch/person/2336886a-df9e-4a1f-927a-fa142ab56c9c) Oha! In der Apotheke schräg gegenüber war ich sogar schon mal einkaufen...
Christoph M. schrieb: > Alf H. schrieb: >> Schaut gerne mal rein: http://37.27.182.42:5000 > > Ist das hier? > https://www.bigdatacloud.com/ip-lookup/37.27.0.0 Ich glaube, dieser Dienst ist nicht sonderlich zuverlässig. Ist m.E. eher in Finnland (Helsinki) zu verorten. Nur, falls Paranoia aufkommen sollte...
Nicht auf Melmac? Oliver
Alf H. schrieb: > Mein fachlicher Hintergrund liegt in der Biologie und Chemie, ich kenne > mich auch mit Frequenzen aus. Ich kenne mich auch mit Frequenzen aus. Manchmal brummt mein Schädel. Auch mit Chemie. Denn der Schädel brummt, wenn ich Alkohol getrunken hab. Und auch mit Biologie. Ich trinke nämlich keinen Alkohol weil ich den nicht vertrag. Aber wer sich mit Frequenzen auskennt, kennt auch deren Kehrwert und kommt damit zwangsweise mit µs und ns in Berührung. Alf H. schrieb: > Mir geht es um die Übertragung biologischer Resonanz-Prinzipien auf > eine Sicherheits-Architektur für KI. Das musste ich googeln. Bioresonanz also. Das passt ja dann zu dem Pflegeberuf aus aus dem anderen verschwundenen Thema. Aber wie Bioresonanz jetzt zur Robotik passt, ist mir schleierhaft. Aber zumindest bist du dir ganz sicher, dass du einen FPGA brauchst!!111elf Sicherlich hast du bei deinen Untersuchungen rausgefunden, dass die eine KI die die andere KI übeprüft der Flaschenhals in der Verknüpfung von Quatsch 1 mit Quatsch 2 liegt. Es muss Quatsch sein, den sonst müsste man es ja nicht kontrollieren. Du kannst dazu gerne das Profiling hier zeigen,
Um was geht es hier eigentlich? Ich komme gar nicht draus! Ist das Gen-Z-Sprech? Gruss Chregu
Alf H. schrieb: > Eigentlich dachte ich das Spielt hier keine rolle da, da ich vermutet > habe das alle nicht ihr EGO streicheln wollen sondern lösungsorientiert > Arbeiten. Das Problem ist, dass Safety halt ein komplexes Thema ist, dass Du immer noch ziemlich unterschätzt. So gehört z.B. der Entwicklungsprozess dazu. Dazu reicht es nicht, dass da jemand dazukommt, der mal safe FPGAs programmiert hat. Da gehört dazu, dass man halt vorher (spätestens nach der Prototypen-Phase) die Anforderungen aufschreibt und später auch die Tests und die dann verlinkt, damit Du nachweisen kannst, dass alle Anforderungen umgesetzt wurden und funktionieren. Das ganze natürlich auf verschiedenen Ebenen, also Gesamtsystem, Software, Hardware usw, aber auch wie sich Hardwareanforderungen aus den Systemanforderungen ableiten. Also V-Modell. Dazu brauchst Du natürlich ein Tool, das genau so etwas kann (Anforderungen sammeln und verlinken). Das ist dabei halt nur einer von vielen Punkten. Du musst natürlich den Entwicklungsprozess dokumentieren, damit die Entwickler wissen, wie sie arbeiten müssen. Kurz: Safety Entwicklung machen keinen Spaß. > Mir geht es um die Übertragung biologischer Resonanz-Prinzipien auf > eine Sicherheits-Architektur für KI. Aktuell wird wahrscheinlich Niemand eine Zulassung für KI+Safety bekommen. Dann braucht man auch Dein Gerät nicht.
Alf H. schrieb: > Worst-Case-Latenz Wenn es um Schnelligkeit und geringe Latenz geht, dann kommst Du an Maschinensprache und Assembler nicht vorbei. Zukünftig wirst Du Dich mit sowas wie Qanten-Maschinenlogiksprachen-Assembler beschäftigen müssen. https://www.youtube.com/watch?v=4RwbwKo7sTc
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Herrlich, Ich hatte am 01.04 auch als Branchenfremder (Altenpfleger) einen Post und um Hilfe gebeten. Dieser Post geht im Vergleich dazu noch sehr Human ab. Naja, ich mir dann selbst geholfen und mein Vorhaben in vivado autodiakt selbst umgesetzt. 11 Designs sind implementiert. Übrigens arbeite auch ich an der Asil-D Compliance. Diesmal hab ich mir das Popcorn zurecht gelegt
Benjamin E. schrieb: > Übrigens arbeite auch ich an der Asil-D Compliance. Irgendwie toggelt weder dein Clock im Kopf noch in der Simulation. Wenigstens hast du deinen produzierten Müll wieder selber aufgeräumt. Kann jetzt dieser Thread endlich nach /dev/null?
Benjamin E. schrieb: > Branchenfremder (Altenpfleger) > 11 Designs sind implementiert. > Asil-D Compliance. Ich bin inzwischen an dem Punkt angekommen an dich mich gar nichts mehr wundert. Was aktuell so abläuft ist gar nicht mehr rational zu erfassen. Da ist ein Altenpfleger der mal schnell ein SIL D Medizinprodukt entwickelt noch nicht mal das 3. schrägste was heute passiert ist. Ich lächle und nicke.
Cyblord -. schrieb: > Ich bin inzwischen an dem Punkt angekommen an dich mich gar nichts mehr > wundert. Was aktuell so abläuft ist gar nicht mehr rational zu erfassen. > > Da ist ein Altenpfleger der mal schnell ein SIL D Medizinprodukt > entwickelt noch nicht mal das 3. schrägste was heute passiert ist. > > Ich lächle und nicke. Word!
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