Liebe Forengemeinde, ich beschäftige mich gerade etwas mit JFET-Transistoren und komme bei der Bestromung/Bespannung der P-Channel-Typen etwas ins Schwimmen. Bitte prüft einmal die Bilder im Anhang, ob die Polaritäten der Spannungen so richtig sind - einmal für N-JFET und einmal für P-JFET. Außerdem noch 2 kleine Fragen: - Beim N-JFET muss stets Ugs < 0 sein, stimmt's? - Beim P-JFET muss stets Ugs > 0 sein, stimmt's? Danke schon einmal für Eure Mühen! Viele Grüße Igel1 PS: ich habe ca. 2 Dutzend 2N3820 P-JFET gebraucht erworben. Die haben nur 1-2mA Idss (Zero-Gate Voltage Drain Current). Lt. Datenblatt liegt das noch in der Spec - aber ist das "normal"? PPS: ach ja: über einen kleinen Tipp, wie ich ein Modell für meine 2N3820 P-JFETs in LTspice 17.4.2 einbinden kann, würde ich mich auch freuen ...
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Andreas S. schrieb: > ob die Polaritäten der Spannungen so richtig sind - Obwohl die Diagramme gut aussehen, ist + und - der V2 beim PFet verkehrt für Param 5V. Du siehst die Diode von G nach S im Schaltbild des Fet, die darf nie in Leitrichtung gehen, die Ansteuerung geht in deren Sperrrichtung -5V bei NFet also richtig, 5V beim PFet wurde erfordern dass V2 + und - vertauscht sind. Also entweder V2 umpolen, oder aus 5V nun -5V machen. Andreas S. schrieb: > Lt. Datenblatt liegt das noch in der Spec - aber ist das "normal"? Wenn es in den Spec liegt, ist es normal. Vielleicht hat jemand deine Tute vorselektiert und sich die mit höherem Ids gegriffen.
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Michael B. schrieb: > Obwohl die Diagramme gut aussehen, ist + und - der V2 beim PFet verkehrt > für Param 5V. Genau umgekehrt! Beim P-JFET ist die Vorspannung V2 richtig rum angeschlossen, aber beim N-JFET ist die Vorspannung verkehrt rum angeschlossen. Ein N-JFET (N-Kanal-Sperrschicht-Feldeffekttransistor) ist ein selbstleitendes Bauelement. Um ihn zu steuern (sperren), benötigt das Gate eine negative Vorspannung gegenüber dem Source. Dadurch wird der leitende Kanal durch eine größer werdende Raumladungszone abgeschnürt, wodurch der Drainstrom geregelt wird. Die Gate-Source-Spannung darf niemals positiv werden. Sobald das Gate-Potenzial positiver als das Source-Potenzial wird, öffnet sich der pn-Übergang und es fließt ein unzulässig hoher Strom vom Gate in den Kanal, was den Transistor zerstören kann. Deswegen sehen die Kurven in dem Diagramm beim N-JFET auch so extrem geradlinig aus.
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Michael B. schrieb: > Andreas S. schrieb: >> ob die Polaritäten der Spannungen so richtig sind - > > Obwohl die Diagramme gut aussehen, ist + und - der V2 beim PFet verkehrt > für Param 5V. Hmmm ... wirklich? > Du siehst die Diode von G nach S im Schaltbild des Fet, Nein, die sehe ich nicht: ich sehe vielmehr einen P-Channel JFET, dessen Drain-Source-Kanal P-dotiert und dessen Gate N-dotiert ist. Daraus ergibt sich für mich ein PN-Übergang von Source nach Gate und somit sehe ich eine Diode von S nach G (zumindest beim P-Channel JFET). Und weil genau dieser PN-Übergang nicht leitend werden darf, so ergibt sich für mich, dass das Potenzial am Gate gleich oder höher sein muss, als das an Source - und genau das ist der Fall in meiner Schaltung aus dem Eingangsthread, wenn V2 von 0 ... 5V ansteigt. > die darf nie in > Leitrichtung gehen, die Ansteuerung geht in deren Sperrrichtung -5V bei > NFet also richtig, 5V beim PFet wurde erfordern dass V2 + und - > vertauscht sind. > > Also entweder V2 umpolen, oder aus 5V nun -5V machen. Habe ich spaßeshalber mal gemacht - das Ergebnis siehst Du im Anhang - es sieht m.M.n. nicht gut aus. Viele Grüße Igel1
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Enrico E. schrieb: > Michael B. schrieb: >> Obwohl die Diagramme gut aussehen, ist + und - der V2 beim PFet verkehrt >> für Param 5V. > > Genau umgekehrt! Beim P-JFET ist die Vorspannung V2 richtig rum > angeschlossen, aber beim N-JFET ist die Vorspannung verkehrt rum > angeschlossen. > > Ein N-JFET (N-Kanal-Sperrschicht-Feldeffekttransistor) ist ein > selbstleitendes Bauelement. Um ihn zu steuern (sperren), benötigt das > Gate eine negative Vorspannung gegenüber dem Source. Dadurch wird der > leitende Kanal durch eine größer werdende Raumladungszone abgeschnürt, > wodurch der Drainstrom geregelt wird. > > Die Gate-Source-Spannung darf niemals positiv werden. Sobald das > Gate-Potenzial positiver als das Source-Potenzial wird, öffnet sich der > pn-Übergang und es fließt ein unzulässig hoher Strom vom Gate in den > Kanal, was den Transistor zerstören kann. Deswegen sehen die Kurven in > dem Diagramm beim N-JFET auch so extrem geradlinig aus. Ach herrlich - Euch scheinen diese JFETs genauso zu verwirren wie mich :-) All Deine Erklärungen kann ich gut nachvollziehen (danke dafür) aber mit Deiner Schlussfolgerung - nämlich, dass ich beim N-JFET die Vorspannung V2 umdrehen muss - liegst Du m.M.n. falsch: Vmtl. hattest Du übersehen, dass ich die Vorspannung am Gate schrittweise negativ mache: die LTspice-Direktive ".step param Vgs 0 -5 -1" bewirkt nämlich, dass die Gatespannung von 0 bis -5 Volt abfällt, in Schritten um jeweils -1. Wenn ich V2 herumdrehen würde, so würde das m.M.n. ziemlich fatale Folgen haben (siehe Bild im Anhang). Viele Grüße Igel1
Also Leute ... auch wenn die Antworten von Laberkopp und Enrico m.M.n. falsch waren (nichts für ungut ...), so haben sie mir dennoch irgendwie geholfen, klarer zu sehen: Das war dann wohl der klassische Rubber Duck Effekt (https://www.rnd.de/gesundheit/rubber-duck-debugging-wie-reden-mit-gummiente-hilft-probleme-zu-loesen-FNJFW4N4MBA67PRXY5CYOB3DQI.html). Ich bin mir inzwischen relativ sicher, dass die Schaltungen aus meinem Eingangsthread in Sachen Polarität korrekt sind. Wir können den Thread daher hier schließen - es sei denn, jemand ist sich absolut sicher, dass ich falsch liege und kann das auch wasserdicht darlegen. Viele Grüße Igel1
Andreas S. schrieb: > Ich bin mir inzwischen relativ sicher, dass die Schaltungen aus meinem > Eingangsthread in Sachen Polarität korrekt sind. Ja, sind korrekt. Eins aber noch: Eine Arbeitspunktspannung zu ändern, indem man eine zeitabhängige (PWL-) Quelle einbaut und dann eine Transientenanalyse macht, ist ja an Umständlichkeit und Unübersichtlichkeit kaum noch zu übertreffen. Jeder Simulator hat für diesen Zweck eine ganz einfache DC-Analyse eingebaut. Man sagt einfach: "ändere V1 von da bis da" und fertig, man bekommt dann auch automatisch eine vernünftig beschriftete X-Achse und muss nicht Zeit in Spannung umrechnen.
Andreas S. schrieb: > Ich bin mir inzwischen relativ sicher, dass die Schaltungen aus meinem > Eingangsthread in Sachen Polarität korrekt sind. Ist sie auch. Bis auf die blöde "Kabelführung" der Gatebeschaltung in der n-Kanal-Variante ...
Enrico E. schrieb: > Genau umgekehrt! ..., aber beim N-JFET ist die Vorspannung verkehrt rum > angeschlossen. Nein > Die Gate-Source-Spannung [beim N-Kanal] darf niemals positiv werden. Wird sie auch nicht. V2 wird über Parameter auf 0, -5 und -1 V gesetzt. Andreas S. schrieb: > Bitte prüft einmal die Bilder im Anhang, ob die Polaritäten der > Spannungen so richtig sind Warum guckst du nicht selber? Wenn das Gate gegenüber dem Kanal die falsche Polarität bekommt, fängt der Namensgebende pn-Übergang an zu leiten und es fließt ein Strom ins Gate. Den kannst dur dir ansehen. In LTSpice gibt es keinen magischen Rauch.
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Andreas S. schrieb: > Also Leute ... auch wenn die Antworten von Laberkopp und Enrico > m.M.n. > falsch waren (nichts für ungut ...), so haben sie mir dennoch irgendwie > geholfen, klarer zu sehen: > > Das war dann wohl der klassische Rubber Duck Effekt > (https://www.rnd.de/gesundheit/rubber-duck-debugging-wie-reden-mit-gummiente-hilft-probleme-zu-loesen-FNJFW4N4MBA67PRXY5CYOB3DQI.html). > > Ich bin mir inzwischen relativ sicher, dass die Schaltungen aus meinem > Eingangsthread in Sachen Polarität korrekt sind. Kleiner Nachsatz ist mir noch wichtig, weil ich im oben zitierten Post vermutlich recht undankbar und unfreundlich rübergekommen bin: Ich wollte weder Enrico noch Laberkopps zu meinen "Gummienten" machen :-) das steht mir fern! Es war einfach nur der "Rubber Duck Effekt", der zugeschlagen hat: Kaum erklärt man sein Problem einem Dritten, schon klärt sich das Problem wie von Wunderhand vor den eigenen Augen auf. Ich danke daher Enrico und Laberkopp nochmals explizit für ihren Versuch, mir hier zu helfen! Auch wenn ich Euch mit meinen verqueren LTspice-Darstellungen ganz offensichtlich auf die falsche Bahn gelenkt habe, so habt Ihr mir doch mit Eurer Erklärungen sehr geholfen. Und auch an Anrno R. geht noch ein Dankwort heraus: Habe Deine Anregung aufgegriffen und das ganze nochmals per .dc Analyse umgesetzt (siehe Anhang)- das ist in der Tat übersichtlicher. Viele Grüße Igel1
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