#Über den genauen Unterschied von rising_edge zu clk'event gab es vor
#längerer Zeit mal einen Thread. Findest Du unter:
Da diese Anfrage immer wieder kommt, haben wir es in die VHDL-FAQ
gesetzt:
http://www.mikrocontroller.net/articles/VHDL
www.mikrocontroller.net hat nicht nur das Forum sondern auch eine
Artikelsammlung (wiki). Für programmierbare Logik finden sich die
Artikel unter der Navi_leiste oben links unter CPLD,FPGA und Co.
Vielleicht sollten wir den Titel zu FPGA,CPLD,VHDL ändern.
Zur eigentlichen Frage: mit der ersten taktflanke wird bla auf eins
gesetzt,
ein FF dahinter ssieht das mit der zweiten Taktflanke, ein
Kombinatorische Schaltung (AND,XOR,..) zwischen der ersten und zweiten
Flanke. Was daraus synthetisiert wird hängt davon ab welchen Wert bla
vor der ersten Flanke hat.
Ist es '1' (z.B. bei signal bla :std_logic := '1') könnte das synthese
tool das mit einer festen '1' ersetzen also kein FF. Ist dagegen der
Initwert auf '0' gesetzt (z.B. bei signal bla :std_logic := '0') wird
sicherlich ein FF eingesetzt, das nach der ersten Flanke auf '1'
wechselt. Hast du keinen Initwert angegeben, tja wahrscheinlich wird
sich die Synthese für ein FF entscheiden und das FF mit '0' vorladen,
aber das kann auch anders umgesetz werden.
